vhdl实验手册.doc

EDA实验指导书 Electronic Design Automation 张 伟、郭顺京 编 电工电子实验中心 目 录 实验一 七人表决器设计 1 实验二 计数器 3 实验三 多路选择器 6 实验四 8-3优先编码器的VHDL设计 8 实验五 七段数码显示译码器设计 11 实验六 扫描显示驱动电路设计 13 实验七 半加器的VHDL设计 16 实验八 全加器的VHDL设计 18 实验九 触发器的VHDL设计 20 实验十 多功能数字钟的VHDL设计 23 实验一 七人表决器设计 一、实验任务及要求 实验目的：学习VHDL的CASE语句应用及多层次设计方法。 实验内容：参加表决者7人，同意者过半则表决通过。 二、实验仪器 计算机、Max+plusII或QuartusII软件 三、设计说明与提示 开关设置: JP1： K1-k8 L9-L16 其它 插上 插上 不插 操作运行: K1～K7代表七个表决者，同意时将开关设为高电平，否则置为低；表决通过时绿灯亮(L16)，不通过则黄灯亮(L15)。 程序设计提示 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY vote7 IS PORT ( men : IN std_logic_vector(6 downto 0); pass,stop : buffer std_logic ); END vote7; ARCHITECTURE behave OF vote7 IS BEGIN stop=not pass; PROCESS (men) variable temp:std_logic_vector(2 downto 0); BEGIN temp:=000; for i in 0 to 6 loop if(men(i)=1) then temp:=temp+1; else temp:=temp+0; end if; end loop; pass=temp(2); END PROCESS; END behave; 四、实验报告要求 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和实验过程；设计程序、程序分析报告、仿真波形图及其分析报告。 实验二 计数器 一、实验任务及要求 设计一个带使能输入及同步清0的增1计数器，仿真波形图见图20-1,实验源程序名是counter1.vhd； 设计一个带使能输入及同步清0的增1/减1的8位计数器，仿真波形图见图20-2A和20-2B,实验源程序名是up-down.vhd。 二、实验仪器 计算机、Max+plusII或QuartusII软件 三、设计说明与提示 图20-1 计数器2波形图 图20-2A 加减控制计数器波形图 在用VHDL语言描述一个计数器时，如果使用了程序包ieee.std_logic_unsigned，则在描述计数器时就可以使用其中的函数“+”（递增计数）和“-”（递减计数）。假定设计对象是增1计数器并且计数器被说明为向量，则当所有位均为‘1’时，计数器的下一状态将自动变成‘0’。举例来说，假定计数器的值到达“111”是将停止，则在增1之前必须测试计数器的值。 图20-2B 加减控制计数器波形图 如果计数器被说明为整数类型，则必须有上限值测试。否则，在计数顺值等于7，并且要执行增1操作时，模拟器将指出此时有错误发生。 实验连线： 实验输入信号有clk（时钟信号）、clr（复位信号）、en（使能控制输入信号），clk用CPLD/FPGA适配器板子上的时钟信号，接数字信号源的CLK5，频率调节到1Hz左右，clr、en接拨码开关，工作时clr为低电平，en为高电平；输出信号有Q0~Q3，接LED灯。 实验2输入信号有clk（时钟信号）、rst（复位信号）、en（使能控制输入信号）、up（加减控制输入信号），clk用CPLD/FPGA适配器板子上的时钟信号，接数字信号源的CLK5，频率调节到1Hz左右