《台湾中山大学ASIC实验室综合脚本教程》.pdf

Logic Synthesis Script File for Synopsys® Author:陳天豪 Updated By 林文吉 環境設定檔-- .synopsys_dc.setup .synopsys_dc.setup 檔案中設定的項目下所述: link_library : 解譯input檔案敘述所使用的library target_library : Design所map到的ASIC technology symbol_library : 產生schematic 所需要用到的各種symbol view search_path : 搜尋未定義的reference library的路徑 其他Synopsys所定義的變數設定 底下是一個範例檔案 search_path = {/mnt2/TSMC035/CIC_CBDK35_V2/Synopsys} + search_path ; target_library = {cb35os142.db}; link_library = {cb35os142.db cb35io122.db} ; symbol_library = {generic.sdb}; verilogout_no_tri = true ;(消除合成完後的assign) CIC Tapeout Review Form • Adding boundary condition : input drive strength, input delay, output loading, output delay. • Adding timing constraint : specify clock, max delay, min delay • Adding area constraint. • Gate level code has no “assign”. • Gate level code has no instance names named “cell”. • Gate level code has no instance name or net name named “\”. 使用Design Analyzer 做合成的步驟 1. File/AnalyzeFile/Elaborate or File/Read －讀檔。 2. Fix Assign Problem －在command windows 下輸入指 令。 3. Attributes －設定設計的環境和限制。 4. Analysis/Report －檢查設定是否正確。 5. Tools/Design Optimization－做最佳化。 6. Analysis/Report －分析結果是否合乎要求。 7. File/Save －存成Verilog 檔。 啟動Synopsys ‧在terminal下，鍵入da dc_shell command here 讀取可合成的RTL code •點選File Read ，將verilog檔讀進來 。 Fix Assign Problem •在command window鍵入set_fix_multiple_port_nets -feedthrough ，以解決 assign statement 問題。 Fix Assign Problem •若直接把輸入不做任何處理assign到輸出,合成就會出現assign •若沒有fix assign的話,合成出來的gate level code就會像下圖 •若有fix assign的話,合成出來的gate level code會用buffer來代替 Design View(Hierarchical) Symbol View Schematic View 設定Input Driv