湖南大学数字设计讲义门电路.创新.ppt

1,2,3 3.6 其他CMOS输入和输出结构（续） 三态（高阻态） 输出好像没有与电路连上，只有很小的漏电流流进或流出输出端； 有一个“输出使能”端，用来控制输出是否处于高阻态； 多个三态输出连在一起形成三态总线，任何时候最多只有一个输出端被使能。 3.6 其他CMOS输入和输出结构（续） 漏极开路输出 外部上拉电阻的值越小，电阻上拉能力越强，但阻值也不能任意小； 通常输出从低到高的转换时间与有源上拉的标准门相比要长得多； 可用于驱动发光二极管、继电器等，驱动总线、实现线连逻辑。 第3章 门电路 数字系统的层次 系统 逻辑单元 逻辑门 CMOS电路 硅片电路 本章主要问题 NMOS（PMOS）-FET器件的基本工作原理？ 基本门电路构成及其工作原理？ CMOS电路的非逻辑门原理？ CMOS电路的与逻辑门原理？ CMOS电路的或逻辑门原理？ CMOS电路复合逻辑门电路的逻辑判定？ 掌握门电路电气方面的基础知识，以便构建出符合实际要求的电路和系统 习题 1、自学软件EWB。 2、用一个NMOS管和一个PMOS管构成一个反相器，测试它的稳态特性与动态特性，写出测试报告。 3、完成练习P127：3，16，17，59，60，61，66，76，80。 第3章 门电路（续） 设计与制造一个模拟电路是困难的，而对数字电路则不然。 3.1 逻辑信号与门电路 数字逻辑将物理量实际值的无穷集映射为两个子集，隐藏了模拟世界的缺陷。 由于在很大范围内的连续量被表示为同一个二进制值，所以数字逻辑能够大大避免元件和电源的变化以及噪声的影响。 电路可将“微弱”信号再生为“强”信号，使数字信号能够在不损失任何信息的情况下，可以传输任意远的距离。 3.1 逻辑信号与门电路 电平与逻辑 低电平：表示低电压范围的信号，常解释为逻辑0； 高电平：表示高电压范围的信号，常解释为逻辑1。 用0对应低电平、1对应高电平称为正逻辑; 用1对应低电平、0对应高电平称为负逻辑（不常用 ）。 3.1 逻辑信号与门电路（续） 3种基本逻辑单元（门电路） 3.1 逻辑信号与门电路（续） 反相门（非基本逻辑单元） 3.1 逻辑信号与门电路（续） 组合逻辑电路：输出只依赖于当前输入的逻辑电路，其运算操作可由真值表完全描述。 3.1 逻辑信号与门电路（续） 一个简单电路 3.1 逻辑信号与门电路（续） 定时图(时序图)：表示电路如何对变化的输入信号产生响应。 逻辑信号在0和1之间的变化不是立即发生的； 输出对输入变化的响应会有一点延迟。 3.1 逻辑信号与门电路（续） 逻辑系列：一些不同的集成电路芯片的集合，这些芯片有类似的输入、输出及内部电路特征，但逻辑功能不同。 3.2 逻辑系列 同一系列的芯片可通过互连实现任意逻辑功能。 不同系列的芯片可能不匹配，它们可能采用不同的电源电压，或以不同的输入、输出条件来代表逻辑值。因此，它们可能不能直接互连。 最成功的系列 晶体管-晶体管逻辑（Transistor-Transistor Logic，TTL）； CMOS逻辑（Complementary MOS）。 CMOS逻辑电平 3.3 CMOS逻辑 将“微弱”信号再生为“强”信号 小信号 大信号 MOS晶体管 3.3 CMOS逻辑（续） 电阻特别大，断开状态； 电阻特别小，导通状态。 栅极与其它极之间电阻极大，电流很小，称为漏电流。通过电容耦合。 CMOS反相器(非门) 3.3 CMOS逻辑（续） Vin Vout Vdd= +5.0V Q2 p沟道 Q1 n沟道 IN OUT CMOS电路的开关模型 CMOS逻辑电路很省电 CMOS与非门 3.3 CMOS逻辑（续） CMOS或非门 3.3 CMOS逻辑（续） 扇入：在特定的逻辑系列中，门电路所具有的输入端的数目，被称为该逻辑系列的扇入（系数）。 3.3 CMOS逻辑（续） 非反相门 逻辑上的求反是“免费”获得的，而且用少于反相门所需的晶体管数目来设计非反相门电路是不可能的。 CMOS非反相缓冲器、与门和或门都可由反相器与相应的反相门连接组成。 3.3 CMOS逻辑（续） 与或非门和或与非门 3.4 CMOS电路的稳态电气特性 根据右图，可定义小于2.4伏的电压为CMOS低输入电平，而大于2.6伏的电压为高输入电平。 仅当输入在2.4伏和2.6伏之间时，反相器产生非逻辑输出电压。 工程实践表明，对于高、低电平，应采用更为保守的规定。 3.4 CMOS电路的稳态电气特性（续） 直流噪声容限：一种对噪声大小的度量，表示多大的噪声会使最坏输出电压被破坏成为不可识别的输入值。 VOHmin 输