数字电路与逻辑设计 第4章.pdf

第4章 时序逻辑电路 第4章 时序逻辑电路 4.1 时序逻辑电路的结构和特点 4.2 触发器 4.3 时序逻辑电路的分析 4.4 时序逻辑电路的设计 第4章 时序逻辑电路 4.1 时序逻辑电路的结构和特点 在第三章我们知道,所有的组合逻辑电路都有一个 共同的特点:任一时刻电路的输出仅取决于当时电路的 输入,与电路以前的输入和状态无关。在本章中,我们将 要讨论另一种类型的逻辑电路—— 时序逻辑电路（简称 时序电路）。在时序逻辑电路中, 电路的输出不仅取决 于当时电路的输入,还与以前电路的输入和状态有关,也 就是说,时序逻辑电路具有记忆功能。 第4章 时序逻辑电路 X Y 1 … … 1 Xm 组合逻辑电路 Yk Q1 W 1 … 存 储 电 路 … Q W r p 图4 ―1 时序逻辑电路的结构框图 第4章 时序逻辑电路 时序逻辑电路的结构框图如图4 ―1所示。由图中 可以看出,一个时序逻辑电路通常由组合逻辑电路和存 储电路两部分组成,其中,存储电路由触发器构成,是必不 可少的。图中的Xi （i 1,…,m ）是电路的输入信号；Yi （i 1,…,k ）是电路的输出信号;Wi （i 1,…,p ）是存储电 路的输入信号（亦称驱动信号或激励信号）；Qi （i 1,…,r ）是存储电路的输出信号（亦称时序电路的状 态信号）。 第4章 时序逻辑电路 这些逻辑信号之间的关系可用式 4.1.1 ~ 4.1.3 三组 方程来描述: Y f X ,X ,…,X ,Q ,Q ,…,Q , i 1,…,k 4.1.1 i i 1 2 m 1 2 r W g X ,X ,…,X ,Q ,Q ,…,Q ,i 1,…,p 4.1.2 i i 1 2 m 1 2 r Qn+1i h Wn 1,Wn2,…,Wnp ,Qn 1,Qn2,…,Qnr ,i 1,…,r 4.1.3 i 第4章 时序逻辑电路 其中,式 4.1.1 称为输出方程;式 4.1.2 称为驱动方程 或激励方程;式 4.1.3 称为状态方程；Qni称为第i个触发 器的现态；Qn+1i称为第i个触发器的次态。 按照存储电路中触发器状态变化的特点,时序逻辑 电路分为同步时序逻辑电路和异步时序逻辑电路。在 同步时序逻辑电路中,所有触发器都受同一时钟信号控 制,触发器的状态变化是同步进行的。在异步时序逻辑 电路中,并非所有触发器都受同一时钟信号控制,因此触 发器的状态变化不是同步进行的。 第4章 时序逻辑电路 按照电路输出信号的特点, 时序逻辑电路分为 Mealy 型电路和Moore 型电路两种。在Mealy 型电路中, 输出不仅取决于电路的状态,还与电路的输入有关。在 Moore型电路中,输出仅仅取决于电路的状态,与电路的 输入无关。 第4章 时序逻辑电路 4.2 触发器 触发器是时序逻辑电路中的基本单元电路,它具有 两个稳定的状态,这两个状态分别称为0状态和1状态。 只要外加信号不变,触发器的状态就不会发生变化,这就 是它的存储功能。只有当外加信号变化时,触发器的状 态才可能发生变化。 第4章 时序逻辑电路 在分析触发器的状态变化时,将外加信号变化之前 n 触发器的状态称为现态,用Q 表示；将外加信号变化之 后触发器的状态称为次态,用Qn+1表示。触发器的Q输出 端为0时称为0状态,为1时称为1状态。 第4章 时序逻辑电路 4.2.1 触发器的电路结构和动作特点 按照电路结构形式的不同,可以将触发器分为基本 触发器、同步触发器、主从触发器和边沿触发器等。 1.基本RS触发器 基本RS触发器是各种触发器中结构最简单的一种, 可用两个与非门或两个或非门通过交叉耦合构成。 第4章 时序逻辑电路 Q Q Q Q G1 G2 S R S R S R a b 图4 ―2 由与非门构成的基本RS触发器 （a ）电路图; （b ）逻辑符号 第4章 时序逻辑电路 图4 ―2 a 是一个由两个与非门构成的基本RS触发 器电路, 图4 ―2 b 是它的逻辑符号。图中，与非门G 的 1 输出连接到与非门G 的输入,与非门G 的输出又连接到 2 2 与非门G1的输入,形成交叉反馈,这是触发器的一个特点。 和 是触发器的输入端,反号表示低电平有效。Q R S 和 Q 是触发器的两个互补输出端。触发器正常工作 Q 时,Q和 的值总是相反的。 第4章 时序逻辑电路 工作原理分析: （1）当S 0、R 0 时: Q 如果Q 0、 1,则与非门G 的两个输入端均为1, 1 其输出为0;与非门G 的一个输入端为1,另一个输入端为 2 0,其输出为1;Q 0、 1保持不变。如果Q 1、 0,