数字逻的辑实验书 .doc

实验一 软件的基本操作 一、实验内容 1．熟悉软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计） 2．用逻辑图和VHDL语言设计一个异或门。用逻辑图和VHDL语言设计三态门，三态门的使能端对低电平有效。二、要求 1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。 2．预习报告内容有： 异或门的逻辑图； 用VHDL语言异或门；．．viewer查看RTL viewer，以对比VHDL实现与原理图实现间的差异 。 5．实验结束前，viewer后方可离开。 三、电路功能介绍 异或门（XOR） 用途：异或门是一种用途广泛的门电路。典型应用是作为加法器的单元电路。 逻辑图 真值表 A B OUT 0 0 0 0 1 1 1 0 1 1 1 0 VHDL程序 数据流描述： 波形图 ．三态门，又名三态缓冲器（Tri-State Buffer） 用途：用在总线传输上，有效而又灵活地控制多组数据在总线上通行，起着交通信号灯的作用。 逻辑图 真值表EN A OUT 0 0 Hi-Z 0 1 Hi-Z 1 0 0 1 1 0 VHDL程序 行为描述： 结构体描述： 波形图 实验 加法器的设计与仿真 一、实验内容1．用逻辑图和VHDL语言设计全加器2．利用设计的全加器组成串行加法器3．用逻辑图和VHDL语言设计并行加法器。 二、电路要求1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。 2．预习报告内容有 全加器的逻辑图； 用VHDL语言设计全加器； ．．viewer查看RTL viewer，以对比VHDL实现与原理图实现间的差异 。 5．实验结束前，viewer后方可离开。 三、电路功能介绍1．全加器 用途：实现加操作 逻辑图 真值表X Y CIN S COUT 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 VHDL程序数据流描述： 波形图 2．四位串行加法器 逻辑图 波形图 3．742834位先行进位全加器（4-Bit Full Adder） 逻辑框图 逻辑功能表 注：1、输入信号和输出信号采用两位对折列表，节省表格占用的空间，如：[A1/A3]对应的列取值相同，结果和值[Σ1/Σ3]对应的运算是Σ1=A1+B1和Σ3=A3+B3。自行验证一下。 2、C2是低两位相加产生的半进位，C4是高两位相加后产生的进位输出，C0是低位级加法器向本级加法器的进位输入。 实验 译码器与编码器的设计与仿真一、实验内容1．3-8译码器VHDL语言设计译码器 2．参照芯片74LS148的电路结构用VHDL语言设计8-3优先编码器。 二、实验要求1．进实验室前，请写一份预习报告；进实验室时经指导老师检查后，才可上机操作。 2．预习报告内容有: 8-3编码器、3-8译码器的； 用VHDL语言设计8-3编码器、译码器。．．viewer查看RTL viewer，以对比VHDL实现与原理图实现间的差异 。 5．实验结束前，viewer后方可离开。 三、电路功能介绍1．741488-3优先编码器（8 to 3 Priority Encoder） 用途：将各种输入信号转换成一组二进制代码，使得计算机可以识别这一信号的作用键盘里就有大家天天打交道的码器，当你敲击按键时，被键盘里的码器成计算机能够识别的ASC码。码器码器的。 逻辑框图 逻辑功能表INPUTS OUTPUTS EN 0N ?1N??2N? 3N? 4N? 5N ?6N? 7N? A2?? A1? A0 EO GS 1 ×?? × × × × × × × 1???? 1?? 1 1 1 0 ×?? × × × × × ×?? 0 0?? 0?? 0 0 1 0 ×?? × × × × × ?? 0?? 1 0? ? 0?? 1 0 1 0 ×?? × × × × ?? 0?? 1?? 1 0? ? 1?? 0 0 1 0 ×?? × × × ? 0?? 1? ? 1?? 1 0? ? 1?? 1 0 1 0 ×?? × × 0?? 1?? 1?? 1?? 1 1?? 0?? 0 0 1 0 ×?? × ?? 0?? 1?? 1? ? 1?? 1?? 1 1? ? 0?? 1 0 1 0 × ?? 0?? 1?? 1?? 1?? 1?? 1?? 1 1? ? 1?? 0