第七章_状态机设计精要.ppt

7.2 Moore型有限状态机的设计 7.2 Moore型有限状态机的设计 7.2 Moore型有限状态机的设计 7.5 状 态 编 码 直接数字频率合成 —— DDS 实 验 （1）实验目的： 用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。 实验7-1 用状态机实现序列检测器的设计 （2）实验原理： 序列检测器的工作原理已在习题7-3中作了说明。 实 验 实验7-1 用状态机实现序列检测器的设计 （3）实验内容1： 仔细完成习题7-3的全部内容，利用MAX+plusII对例7-11进行文本编辑输入、仿真测试并给出仿真波形，了解控制信号的时序，最后进行引脚锁定并完成硬件测试实验。 建议用键7（PIO11）控制复位信号CLR；键6（PIO9）控制状态机工作时钟CLK；待检测串行序列数输入DIN接PIO10（左移，最高位在前）；指示输出AB接PIO39～PIO36（显示于数码管6）。下载后：①按实验板“系统复位”键；②用键2和键1输入2位十六进制待测序列数；③按键7复位（平时数码6指示显“B”）；4、按键6(CLK) 8次，这时若串行输入的8位二进制序列码（显示于数码2/1和发光管D8～D0）与预置码相同，则数码6应从原来的B变成A ，表示序列检测正确，否则仍为B。 LATCH1 : PROCESS (LOCK) -- 数据锁存器进程（辅助） BEGIN IF LOCK=1 AND LOCKEVENT THEN REGL = D ; END IF; END PROCESS ; Q = REGL; END behav; 接上页 状态机工作时序图 7.2.1 三进程有限状态机 多进程状态机结构框图 【例7-2】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY AD574 IS PORT (D :IN STD_LOGIC_VECTOR(11 DOWNTO 0); CLK ,STATUS : IN STD_LOGIC;--状态机时钟CLK，AD574状态信号STATUS LOCK0 : OUT STD_LOGIC; --内部锁存信号LOCK的测试信号 CS,A0,RC,K12X8 : OUT STD_LOGIC; --AD574控制信号 Q : OUT STD_LOGIC_VECTOR(11 DOWNTO 0)); --锁存数据输出 END AD574; ARCHITECTURE behav OF AD574 IS TYPE states IS (st0, st1, st2, st3,st4); SIGNAL current_state, next_state: states :=st0 ; SIGNAL REGL : STD_LOGIC_VECTOR(11 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; BEGIN K12X8 = 1; LOCK0 = LOCK ; 接下页 7.2.1 三进程有限状态机 COM1: PROCESS(current_state,STATUS) --决定转换状态的进程 BEGIN CASE current_state IS WHEN st0 = next_state = st1; WHEN st1 = next_state = st2; WHEN st2 = IF (STATUS=1) THEN next_state = st2; ELSE next_state = st3; END IF ; WHEN st3= next_state = st4; WHEN st4= next_state = st0; WHEN OTHERS = next_st