可编程逻辑器件APEX20K的原理及应用.docVIP

可编程逻辑器件APEX20K的原理及应用 摘要：介绍了Altera公司生产的多核架构可编程逻辑器件APEX20K系列芯片的主要特点和结构功能，给出了APEX20K内含的ClockLock以及ClockBoost电路的典型应用实例。1 主要特点APEX20K是Altera公司生产的首款带有多核架构的可编程逻辑器件，密度在30 000到1 500 000门，时钟速度高达822MHz。这种多核结构克服了必须用多个器件来实现系统级设计的麻烦，同时也节省了PCB板的空间。由于APEX20K具有功耗低、体积小、集成度高、速度快、费用低、用户可定义功能及可重复编程和擦写等许多优点，因此，可广泛应用于系统板级设计领域。APEX20K主要特点如下：●是第一款带有多核架构的可编程逻辑器件；●内含嵌入式系统模块，并可实现多种存储器功能，其中包括先进先出存储功能（FIFO）、双口RAM、CAM（内容可寻址存储器）；●密度高，门数多，逻辑元素高达51840，RAM高达442368位，基于多核的乘积项高达3456，因此可以满足系统级设计的高密度要求；●功耗低，采用1.8V-2.5V电压供电，并可与1.8V、2.5V、3.3V、5.0V供电的器件接口； 图1 ●带有4个锁相环电路，可提供时钟锁定、时钟管理和时钟移位功能，因此可以降低时钟的延迟和抖动，并可以提供时钟的1倍至60倍的倍频与1到256的分频，可编程时钟相位和延迟相移；●具有强大的I/O功能，与PCI SIG局部总线标准外设兼容，支持低压差分信号（LVDS）、LVTTL、LVCMOS、GTL+、CTT、AGP、LVPECL、SSTL-3和SSTL-2及高速终端逻辑（HSTL Class I）；●兼容64bit、64MHz PCI,支持PCI-X；●支持高速外部存储器，包括DDR SDRAM以及ZBT SRAM；●可在多重电压下工作，非常适合在混合电压系统中使用；●采用FineLine BGA封装，减小了芯片的占用面积，同时具有更好的温度特性；●嵌入了SignalTap的逻辑分析仪，增强了芯片的功能验证性能；●支持Altera的QuartusTM II开发系统的自动布线功能。2 功能描述APEX20K系列器件将查找表逻辑和乘积项逻辑以及存储器集成在一体。其4输入查找表功能可实现复杂的数字信号处理功能，并可用乘积项实现高速控制逻辑和状态机。APEX20K中每个IOE包含一个双向I/O缓冲器和一个寄存器，IOE可以作为输入管脚、输出管脚和双向管脚使用。图1所示为APEX20K器件的结构框图。APEX20K提供了2个专用的时钟管脚和4个专用输入管脚来驱动寄存器控制输入，这些输入信号可以产生高速低畸变的时钟分布。它们使用专用的布线通道，延迟非常小。有4个专用信号用于驱动全局信号，这4个全局信号同时可以由内部逻辑驱动，以产生一个高扇出的异步清零信号。APEX20K器件系列同时提供有ClockLock、ColckBoost和Clockshift时钟管理电路。 APEX20K系列器件由一系列的MegaLAB结构构成，每个MegaLAB结构包含16个逻辑阵列块LABs、一个ESB和一个MegaLAB互连。每个LABs包含10个逻辑元素（LEs）、以及与LEs相关的进位链和层叠链。每个LE可以通过高速的局部互联驱动另外29个LEs。每一个LE包含一个4输入的查找表，另外，每一个LE又包含一个可编程寄存器和进位链以及层叠链。每一个LE驱动局部互连和MegaLAB互连以及FastTrack互联布线结构。APEX20K系列器件架构提供有进位链和层叠链2种类型的专用高速数据通道，可用来连接相邻的LEs。这种连接不用局部互连通道，而只用进位链可执行加法器、计数器和比较器（可被软件工具和Mega功能自动使用），专用的层叠链可以执行高速、高扇出逻辑功能。APEX20K系列的LE可以工作在如图2所示的3种模式。（1）正常工作模式该模式利用其内部的层叠链，适用于通用逻辑的应用，组合功能或是宽带解码功能。在此模式下，来自LAB局部互连和进位输入的四个数据输入到四输入LUT。（2）算术模式该模式适用于加法器、累加器和比较器的应用。在算术模式中，一个LE使用2个3输入LUT。其中第一个LUT利用进位输入信号及输入数据产生一个组合输出。第二个LUT利用该组合信号产生进位输出，并以此形成进位链。（3）计数模式该模式可提供时钟使能、计数使能、同步加/减控制、同步清零、同步加载选择。同步清零和同步加载是LAB宽信号，其影响LAB的寄存器。因此，如果LAB中的任何一个工作在计数模式，LAB中其余的LEs被用作同一计数器的一部分或是复合功能。计数模式利用两个三输入LUTs，一个计数数据，另一个产