altera的fpga_常见问题汇总1_骏龙科技.pdf

常见问题汇总 1. alt2gxb 模块的每个发送端都需要一个高速的 pll_inclk 时钟（至少 100M 以上），请问这 个时钟一定要从 FPGA 外面引进来吗？ 通常情况下一定要从 FPGA 外面引进来，首选是 GXB 模块的专用时钟引脚，或上下 BANK 的专用时钟输入脚。时钟是至少 60M 以上。 2. 如果我一个 FPGA 里面有多个 alt2gxb 模块，是否能共用一个这样的输入时钟？ 可以。 3. gxb 模块里面的 Calibration clk 是干嘛用的，能不能不用它？ 校准内部匹配电阻用。此时钟可以内部提供，频率在 10M 到 125M 都可以，如果外部时 钟不合适的话，甚至可以用逻辑来分频（比如参考钟是 156M，内部触发器作个2 分频就可 以用了。 4. 用到 gxb 模块的 bank 的参考电压是否必须接 1.5V？因为我看到资料上有3.3V 的CML 和 LVDS 电平（附件里面的截图） gxb 用 1.5V 或 1.2V, 推荐客户用 1.5V. 3.3v 是用在别的普通 bank 的。 5. gxb 模块的输入端如果平时不需要传数据，是否置 0 ？还是需要我们在数据线上发送别的 数据，是否 gxb 模块能自动发送同步码？ 平时可以置 0，但在上电后，你必须首先发送对端接收侧的word aligner 码型（通常用k28.5), 这是需要手工控制的。 6. LVDS 模块没有同步码，做接收时好像没办法数据对其，比如 8 比特数据容易错开2 、3 位，我们现在是另外加逻辑把它调整过来的，请问有别的好的同步的方法吗 通常需要逻辑去进行 word aligner 操作，如同 GXB 一样。某些特定情况下可以预先知道 边界。这个问题讨论过好多次了，所谓的特定情况你可以看 STRATIX II 手册（不是 Stratix II GX 手册），有哪些信誉好的足球投注网站 “Differential I/O Bit Position ” 7.请问在 alt2gxb 模块，有两个时钟：pll_inclk 和 cali_clk，手册上说 cali_clk 要求不是很高， 可以用计数器产生，那么输入的并行数据 txdata_in 应该用哪个时钟锁存呢？ cali_clk 仅用于校准内部匹配电阻用的状态机，跟业务是完全独立的。txdata_in 应该用 tx_clkout 锁存。 8.pll_inclk可不可以用内部锁相环产生，然后输出经过一个差分时钟驱动，再送到 gxb 所 在 bank 的 REFCLK 引脚？或者直接内部锁相环产生，直接送给 gxb 模块使用？ 出于时钟质量考虑，我们不推荐用 FPGA 内部的锁相环来提供 GXB 的参考时钟，尤其是 2SGX 工作在3Gbps 以上时。 速率低时如果客户一定要用 PLL 级联，在 quartus.ini 文件（注意该文件不是自动产生 的，需要用户自己创建，放在当前工程根目录下）中包含下面这句话，如你描述的通过外部 走线绕一下提供参考时钟没有必要。 siigx_allow_pll_cascade_to_tx_pll=on 9.在仿真时我直接加入激励数据给发送模块，它的串行输出再直接复制给接收模块，可是没 有任何结果，请问有没有一种有效的仿真方法来仿真 alt2gxb 模块？ 仿真时你需要激励一下 powerdown 信号，起始给高电平，过一会儿拉低。同时提供准确 频率的参考时钟。 10.如果某个 bank 用到了 LVDS 模块，是不是这个 bank 的参考电压应该接2.5V ，而 IO 电压 仍然 3.3V ？ 对 lvds, IO 电压是3.3V, 参考电压不需要提供 11. 我在130 II gx里面放了几个GXB模块，设置的是100M输入时钟，数据率4G，线宽是32位， 这样模块就没有 rx_outclk 这个信号线了，那么 receiver 的输出数据靠哪个时钟来锁呢？ 你把 rate matcher 那个功能取消掉就可以由 rx_outclk 的输出了 12. 还有综合的时候报错说： CRU output frequency 2398.1M of the receiver PLL of GXB receiver channel atom must be in the frequency range of 310.9M to 1564.