第5章并行接口技术-8255A祥解.ppt

上章作业：P77 2题、13题、14题 补充作业：在8086系统中接有一片8259A ，8259A的8位端口地址分 别为60H、62H，画出接口 电路图。 第5章 并行接口技术 5.1 概述 并行通信是把一个数据的各个数位用几条线同时进行传输，具有传输速度快，信息率高的特点。但它比串行通信所用的电缆多，因此，并行通信常用在传输距离较短(几米至几十米)和数据传输率较高的场合。  实现并行通信的接口就是并行接口。 一个并行接口可设计为只作为输出接口；还可设计为只作为输入接口。 另外，还可以设计成既作为输入又作为输出的接口。它可以用两种方法实现，一种是利用同一个接口中的两个通路，一个作输入通路，一个作输出通路；另一种是用一个双向通路，既作为输入又作为输出。 从图1中看到，并行接口中应该有一个控制寄存器用来接收CPU对它的控制命令，有一个状态寄存器提供各种状态位供CPU查询。为了实现输入和输出，并行接口中还必定有相应的输入缓冲寄存器和输出缓冲寄存器。 1. 并行接口在输入过程中的作用 外部设备首先将数据送给接口，并使状态线“数据输入准备好”成为高电平。接口把数据接收到数据输入缓冲寄存器的同时，使“数据输入回答”线变为高电平，作为对外部设备的响应。外部设备接到此信号，便撤除数据和“数据输入准备好”信号。数据到达接口中后，接口会在状态寄存器中设置“输入准备好”状态位，以便CPU对其进行查询，接口也可以在此时向CPU发一个中断请求。 所以，CPU既可以用软件查询方式，也可以用中断方式来设法读取接口中的数据。CPU从并行接口中读取数据后，接口会自动清除状态寄存器中的“输入准备好”状态位，并且使数据总线处于高阻状态。此后，又可以开始下一个输入过程。 　2. 并行接口在输出过程中的作用 每当外部设备从接口取走一个数据之后，接口就会将状态寄存器中的“输出准备好”状态位置“1”，以表示CPU当前可以往接口中输出数据，这个状态位可供CPU进行查询。此时，接口也可以向CPU发一个中断请求。所以，CPU既可以用软件查询方式，也可以用中断方式设法往接口中输出一个数据。 当CPU输出的数据到达接口的输出缓冲寄存器中后，接口会自动清除“输出准备好”状态位，并且将数据送往外部设备，同时，接口往外部设备发送一个“驱动信号”来启动外部设备接收数据。外部设备被启动后，开始接收数据，并往接口发一个“数据输出回答”信号。接口收到此信号，便将状态寄存器中的“输出准备好”状态位重新置“1”，以便CPU输出下一个数据。 5.2 可编程并行接口芯片8255A 8255A是Intel86系列微处理机的配套并行接口芯片，它可为86系列CPU与外部设备之间提供并行输入/输出的通道。由于它是可编程的，可以通过软件来设置芯片的工作方式，所以，用8255A连接外部设备时，通常不用再附加外部电路，使用时很方便。 5.2.1、8255A芯片内部结构 1. 并行输入/输出端口A，B，C 8255A芯片内部包含3个8位端口，这三个端口均可作为独立的8位端口使用，实现数据的输入/输出。 必要时端口C可分成两个4位端口，分别与端口A和端口B配合工作，通常将端口A和端口B定义为输入/输出的数据端口，而端口C可作为状态或控制信息的传送端口。 2. A组和B组控制部件 端口A与端口C的高4位(PC7～PC4)构成A组，由A组控制部件实现控制功能，端口B与端口C的低4位(PC3～PC0)构成B组，由B组控制部件实现控制功能。它们各有一个控制单元，可接收来自读/写控制部件的命令和CPU通过数据总线(D7～D0)送来的控制字，并根据它们来定义各个端口的操作方式。 3. 数据总线缓冲存储器 这是一个三态双向8位数据缓冲存储器，它是8255A与8086/8088CPU之间的数据接口。CPU执行输出指令时，可将控制字或数据通过数据总线缓冲存储器传送给8255A。CPU执行输入指令时，8255A可将状态信息或数据通过总线缓冲存储器向CPU输入。因此它是CPU与8255A之间交换信息的必经之路。 4. 读/写控制部件 这是8255A内部完成读/写控制功能的部件，它能接收CPU的控制命令，并根据它们向片内各功能部件发出操作命令。有关引脚如下： (1) CS——片选信号。由CPU输入，通常由端口的高位地址码译码得到。 (2) RD，WR——读、写控制信号。由CPU发出，表示CPU本次操作的类型。 (3) RESET——复位信号。由CPU输入。RESET有效时，清除8255A中所有控制字寄存器内容，并将各端口置成输入方式。 (4) A1和A0——端口选择信号。 当A1A0 ＝ 00，选择端口A； 当A1A0 ＝ 01，选择端口B； 当A1A0 ＝ 1