第七章总线技术祥解.ppt

第七章 总线技术（4学时） 第7章 总线：是指能为多个功能部件互连和信息传输的一组公共信号线。 采用总线结构优点：是因为采用总线结构可以使系统结构简单、系统的扩充和更新方便、可靠性高。 总线标准化的内容主要包括：总线接插件的机械特性（型号、尺寸）、引线数目、信号定义和时序，数据传输率，总线通信协议（传输方式、联络信号），仲裁协议等的一系列规定和约定。 总线类型：根据总线上传送的信息的类型不同，可分为数据总线、地址总线和控制总线。 从总线在微型机中所处的位置及功能可以分为片内总线（位于微处理器或LSI/VLSI芯片内部的总线）、片总线（元件级总线）、内部线（系统总线）和外线（通信总线）等四类。 第一节 PC系统总线（2学时） 7.1.1 ISA总线 7.1.1 1. 数据线 A2~A9：8位数据线D0~D7，双向、三态。 2. 地址线 A12~A31：20位的地址线A19~A0，输出、三态。 3. 控制线 A1：I/O通道奇偶校验信号I/O CH CK，输入、低电平有效。该信号有效时表示系统板上存储器或I/O通道上奇/偶校验出错。它有效时将产生一次不可屏蔽中断（NMI中断）。 A10：I/O通道就绪信号I/O CH RDY，输入、低有效。一些慢速设备可以通过使此信号为低电平来使CPU或DMA控制器插入等待周期，从而延长总线周期。 7.1.1 A11:地址允许信号AEN，输出、高电平有效。由DMA控制器8237产生，此信号用来切断CPU控制，而允许DMA传送。 B8: 插件板选中信号CARD SLCTD，输入、高平有效。由第8个I/O扩展槽中的扩展板B8引脚提供，该信号有效，表示第8个I/O扩展槽中的扩展板被选中。 B11：存储器写命令SMEMW，输出、三态、低电平有效。 B12: 存储器读命令SMEMR，输出、三态、低电平有效。 B13: I/O写命令IOW，输出、三态、低电平有效。 B14：I/O读命令IOR，输出线、三态、低电平有效。 7.1.1 B19：动态内存的刷新信号REFRESH，输出、低电平有效。由DMA控制器产生，有效表示系统对存储器刷新请求的响应。在62条的PC总线中，实际上就是DACK0。 B4，B21~B25：中断申请信号IRQ2，IRQ3~IRQ7，输入、上沿有效。用来将I/O设备的中断申请信号经系统板上的中断控制器8259A送给CPU，其中IRQ2优先级最高，IRQ7最低。 B16，B6，B18：DMA请求信号DRQ1~DRQ3，输 入线、高电平有效。这些信号是由外设接口发出的经62 芯总线进入DMA控制器8237。DRQ1优先级最高，DRQ3最低。 7.1.1 B15，B26，B17：DMA通道1~3响应信号DACK1~DACK3，输出、低电平有效。它们是由DMA控制器8237送往I/O接口的，用来响应外设的DMA请求。 B27：计数结束信号T/C，输出、正脉冲。当DMA控制器8237计数到0时，从T/C线上输出一正脉冲，通知外设，DMA传送结束。 B28：地址锁存允许信号ALE，输出、下降沿有效。该信号由总线控制器8288产生，在其下降沿将CPU送出的地址A19~A0锁入地址锁存器。 7.1.1 4. 时钟与复位线 B2：系统总清信号RESET DRV，输出、高电平有效。该信号有效，使系统各部件复位。 B20：系统时钟信号CLK，输出。该信号由OSC信号经8284时钟发生器三分频后得到，频率为4.77MHz，时 钟周期为210ns。 B30：晶体振荡信号OSC，该信号的频率为14.31818MHz，周期为70ns。 5. 电源与地线 B3，B29：+5V。 B5：-5V。 B7：-12V 。 B9：+12V。 B1，B10，B31：GND。 7.1.1 二、16位ISA总线 为保证16位的ISA总线与PC总线的兼容，