第七～九讲总线接口模块的设计祥解.ppt

第七章较复杂时序逻辑电路设计实践 概述 1.一个简单的状态机设计－－序列检测器 序列检测器就是将一个指定的序列从数字码流中识别出来。本例中，我们将设计一个“10010”序列的检测器。设X为数字码流输入，Z为检出标志输出，高电平表示“发现指定序列”，低电平表示“没有发现指定序列”。考虑码流为“110010010000100101…”，则如表所示。 Module seqdet(x,z,clk,rst); Input x,clk,rst; Output z; Reg[2:0] state; A=3’d1, Wire z; Parameter IDLE=3’d0, A=3’d1, B=3’d2, C=3’d3, D=3’d4, E=3’d5, F=3’d6, G=3’d7, E: if(x==0) state=C; else state=A; F: if(x==1) state=A; else state=B; G: if(x==1) state=F; else state=G; default: state=IDLE; endcase endmodule 第七章较复杂时序逻辑电路设计实践 2.并行数据流转换为一种特殊串行数据流模块的设计。 设计两个可综合的电路模块:第一个模块能把4位的平行数据转换为符合以下协议的串行数据流，数据流用scl和sda两条线传输，sclk为输入的时钟信号，data[3:0]为输入数据，d_ena为数据输入的使能信号。第二个模块能把串行数据流内的信息接收到，并转换为相应16条信号线的高电平，即若数据为1，则第一条线路为高电平，数据为n，则第N条线路为高电平。 第七章较复杂时序逻辑电路设计实践 2.并行数据流转换为一种特殊串行数据流模块的设计。 －复杂数字系统设计实践之一 1.二线制 I2C CMOS串行EEPROM的简介 2. 总线特征介绍 2. I2C总线特征介绍 3. 二线制I2C CMOS 串行EEPROM的写操作 3. 二线制I2C CMOS 串行EEPROM的读操作 简化的RISC_CPU设计 简化的RISC_CPU设计 简化的RISC_CPU设计 简化的RISC_CPU设计 简化的RISC_CPU设计 简化的RISC_CPU设计 简化的RISC_CPU设计 简化的RISC_CPU设计 简化的RISC_CPU设计 简化的RISC_CPU设计 简化的RISC_CPU设计 西安电子科技大学 雷达信号处理国防科技重点实验室 西安电子科技大学 雷达信号处理国防科技重点实验室 * * … 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 Z … 1 0 1 0 0 1 0 0 0 0 1 0 0 1 0 0 1 1 X 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 时钟 西安电子科技大学 雷达信号处理国防科技重点实验室 西安电子科技大学 雷达信号处理国防科技重点实验室 第七章较复杂时序逻辑电路设计实践 －－序列检测器设计 西安电子科技大学 雷达信号处理国防科技重点实验室 第七章较复杂时序逻辑电路设计实践 －－序列检测器设计 Assign z=(state==D X==0)? 1:0; always@(posedge clk or negedge rst) if (! rst) begin state=IDLE; end else casex(state) IDLE:if(x==1) state=A; A: if(x==0) state=B; B: if(x==0) state=C; C