创新实践训练环节招标课题申程2.docVIP

二、立项背景与意义 国内外相关研究现状分析（简述国内外对课题的研究进展情况，500字内） 目前市场上没有专门的锁相技术的实验设备。锁相环的实验一般都是通信原理实验箱上的一个模块。为了开设这个实验去购买通信原理实验箱成本太高，显然不现实，所以必须自己研制。 频率合成器是将一个高精确度和高稳定度的标准参考频率，经过混频、倍频与分频等对它进行加、减、乘、除的四则运算，最终产生大量的具有同样精确度和稳定度的频率源。 频率合成的方法主要有三种。最早的合成方法被称为直接频率合成，它利用混频器、倍频器、分频器和带通滤波器来完成对频率的四则运算。 应用锁相环路的频率合成方法称为间接合成。它是目前应用最为广泛的一种频率合成方法。 锁相技术实验是本科专业的一门课程，锁相环锁相环培养学生的动手能力扎实基础 本课题对促进实践教学工作，提高实践教学质量的作用和意义（限列5条，300字内） 1) 本课题综合运用模拟电路，数字电路，高频电子线路，通信原理，锁相技术，频率合成技术，自动控制原理，单片机原理，CPLD/FPGA应用技术等多门学科的知识，设计出可用于实验教学的设备。可提高学生对所学知识的综合应用能力。培养学生实际产品开发能力，增强创新意识，提高创新能力。 2) 锁相技术实验的目的是加强学生对锁相环知识的掌握，强调学生将理论与应用相结合。实验是本科专业的一门课程，锁相环锁相环培养学生的动手能力扎实基础 三、课题实施方案 1、研究目标、各子课题主要内容及实施方案 a)研究目标： 设计由集成锁相环构成的锁相式频率合成器。 设计锁相环实验平台的单片机控制系统。 设计锁相环实验平台的单片机控制软件。 设计由CPLD/FPGA构成的可变分频比分频器。 设计由数字电路构成的可变分频比分频器。 设计高精度参考频率源。 b)各子课题的主要内容： 由集成锁相环构成的锁相式频率合成器设计。 用集成锁相环实现单环式数字频率合成器，可独立构成锁相环实验平台，也可由单片机控制。输出频率f0=1.000~999KHZ,频率间隔1KHZ。输出电平：TTL电平。电源：+5V。 通过实验设备能观察锁相环的同步过程、跟踪过程、捕捉过程，测量锁相环的同步带与捕捉带，并计算它们的带宽。能测量输入和输出信号的波形，测量并观察频率合成器的最小分频比和最大分频比。 锁相环实验平台的单片机控制系统设计。 用单片机实现单环式数字频率合成器构成的锁相环实验平台。具有键盘输入和显示功能，输出频率f0=1.000~999KHZ,频率间隔1KHZ。输出电平：TTL电平。电源：+5V。 通过实验设备能观察锁相环的同步过程、跟踪过程、捕捉过程，测量锁相环的同步带与捕捉带，并计算它们的带宽。能测量输入和输出信号的波形，测量并观察频率合成器的最小分频比和最大分频比。 主要完成单片机控制系统硬件电路的设计。 锁相环实验平台的单片机控制软件设计 用单片机控制单环式数字频率合成器构成的锁相环实验平台。该平台具有键盘输入和显示功能，输出频率f0=1.000~999KHZ,频率间隔1KHZ。输出电平：TTL电平。电源：+5V。 通过实验设备能观察锁相环的同步过程、跟踪过程、捕捉过程，测量锁相环的同步带与捕捉带，并计算它们的带宽。能测量输入和输出信号的波形，测量并观察频率合成器的最小分频比和最大分频比。 主要完成控制软件的设计。 4）由CPLD/FPGA构成的可变分频比分频器设计 用CPLD/FPGA器件实现单环式数字频率合成器中的可变分频比分频器。在VHDL语言环境下，对CPLD进行软件设计和仿真，使得分频系数可以预置，分频系数为1——999可调。在此基础上完成硬件电路的设计。 由数字电路构成的可变分频比分频器设计。 用数字电路实现单环式数字频率合成器中的可变分频比分频器。使得分频系数可以由拨位开关预置，也可由单片机控制，分频系数为1——999可调。 高精度参考频率源设计。 由晶振构成一个高稳定度的频率源。用数字电路实现固定分频比的预置分频器，输出频率为1KHZ，2KHZ。 c)实施方案： 总体上，本系列课题实现方案有以下三种： 方案一：用常用集成芯片完成所有的模块的设计。这是传统方案，缺乏显示功能，且电路比较复杂，焊点、连线多，可靠性不是很高，不利于维护。方案二：用单片机控制。这种方案外围有显示功能，可靠性和精度也比较高，但是成本也比较高。方案三：利用CPLD/FPGA芯片设计可变分频比分频器。这种方案既克服了前面两种方案所存在的缺点，灵活性好，可靠性高，速度上更具优势。 方案的实施过程中，总体上采用自顶向下的设计思想，将整个系统分解成若干个独立功能模块，分别设计、调试每个模块，然后再将各个模块组合成一个系统，再进行系统调试。实施过程中可先用Matlab软件进行理论设计与仿真，然后用EDA工具进行硬件电路仿真和性