基于FPGA的出租车计费器资料.doc

实训报告 基于FPGA的出租车计费器 课程名称： 基于FPGA的 学 院： 自动化 专 业： 自动化 班 级： 学 号： 姓 名： 成 绩： 一、实训任务与思路 1.出租车计费器的目标要求 ①分白天、晚上白天23:00，晚上 ②白天计价，起步价超过km计费 起步价超过.4元/km计费 ④数码管显示出租车行驶公里数，并显示总费用 2.设计思路 ①分频计时器 分频器：出租车是根据行驶路程和行驶时间计算费用的，按照白天5:00~23:00，晚上23:00~5:00来划分，因此本出租车计费系统需要有定时系统。本系统利用分频器达到计数目的。? ②计程器 出租车计费要求在起步后的3公里内，白天计价10元，夜晚计价11元，当行驶路程大于3公里时，开始累加计费。故设置一进位信号cn，当路程小于3公里时，cn=‘0’，不产生进位，当路程大于3公里时进位标志cn=‘1’，计费器开始正常计费。 ③计费器 出租车计费3公里以内，白天（5:00以后）起步价10元，之后每公里计费2元/km，当进位信号cn=‘1’时，正常计价。晚上（23:00以后）起步价11元，之后2.4元/km，当进位信号cn=‘1’时，正常计价。 计价器分为三个部分，十位、个位、小数点后1位，通过启用模试5，对应数码管引脚，使用数码管显示费用。 ④ 连接模块 出租车计费器整体便是包含了白天计费系统和晚上计费系统，设计一个联系两者的程序，使用一个选择引脚s，用来选择是白天计费还是晚上计费。 车租车计费器系统 分频计时器模块 出租车是根据行驶路程和行驶时间计算费用的，按照白天5:00~23:00，晚上~5:00来划分，因此本系统 计时器模块程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity coun_100 is port（clk:in std_logic; co:out std_logic); constant d:integer:=50; end; architecture w1 of coun_100 is begin process(clk) variable q:std_logic_vector(7 downto 0); begin if clkevent and clk=1then if q=d-1 then q:=(others=0);co=1; else q:=q+1;co=0; end if; end if; end process; end; 生成RTL电路 图：分频计时器coun_100的RTL电路 coun_100仿真图 图：分频计时器模块打包 计程器设计 出租车计费要求在起步后的3公里内，白天计价10元，夜晚故，当cn=‘0’，不当cn=‘1’，计费器 程序如下： LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.std_logic_unsigned.ALL; ENTITY kilo IS PORT(clk:IN std_logic; start:IN std_logic; stop:IN std_logic; k1:OUT std_logic_vector(3 DOWNTO 0); k2:OUT std_logic_vector(3 DOWNTO 0); k3:OUT std_logic_vector(3 DOWNTO 0); cn:out std_logic); END kilo; ARCHITECTURE behav OF kilo IS BEGIN PROCESS(clk,start,stop) VARIABLE k_v:std_logic_vector(11 DOWNTO 0); BEGIN? IF?stop=1?THEN?k_v:=(OTHERS=0);??? ELSIF?clkEVENT?AND?clk=1THEN? IF start=1 THEN IF k_v(3 downto 0)=1001 THEN k_v:=k_v+0111;