上机实验-VHDL程序设计.docVIP

上机实验2： 一、实验目的： 二、实验工具：Quartus_II 三、上机内容：Quartus_II 9.0中进行仿真，并观察逻辑综合后得到的RTL图。 一、VHDL程序设计 (1) 实体（说明）：定义系统的输入输出端口 语法： ENTITY entity_name IS Generic Declarations Port Declarations END entity_name; (1076-1987 version) END ENTITY entity_name (2) 结构体 作用：定义系统（或模块）的行为、元件及内部的连接关系，即描述其逻辑功能。 两个组成部分： ( 对数据类型、常数、信号、子程序、元件等元素的说明部分。 ( 以各种不同的描述风格描述的系统的逻辑功能实现的部分。常用的描述风格有：行为描述、数据流描述、 结构化描述。 结构体的语法： architecture 结构体名称 of 实体名称 is [说明语句]内部信号、常数、 数据类型、子程序（函数、过程）、 元件等的说明； begin [并行处理（功能描述）语句]； end [architecture] 结构体名称； (3) 程序包、库 程序包： 已定义的常数、数据类型、元件调用说明、子程序的一个集合。 目的：方便公共信息、资源的访问和共享。 库：多个程序包构成库。 (4) VHDL并发信号赋值语句 并发信号赋值语句就是应用于结构体中进程和子程序之外的一种基本信号赋值语句，它与信号赋值语句的语法结构是完全一样的。作为一种并行描述语句，结构体中的多条并发信号赋值语句是并行执行的，它们的执行顺序是与书写顺序无关的。 VHDL条件信号赋值语句 在VHDL中，条件信号赋值语句是指根据不同条件将不同的表达式赋给目标信号的一种并行信号赋值语句，它是一种应用较为广泛的信号赋值语句。一般来说，条件信号赋值语句的语法结构如下所示： 目标信号 = 表达式 1 WHEN 条件 1 ELSE 表达式 2 WHEN 条件 2 ELSE 表达式 3 WHEN 条件 3 ELSE …… 表达式 n-1 WHEN 条件 n-1 ELSE 表达式 n; 程序执行到该语句时首先要进行条件判断，然后根据不同条件的判断情况来将不同的表达式赋给目标信号。如果条件满足，那么就将条件前面的那个表达式的值赋给目标信号；如果条件不满足，那么就去判断下一个条件。可以看出，语法结构中的最后一个表达式没有条件，它表示当前面的所有条件都不满足时，程序就将表达式n的值赋给目标信号。使用条件信号赋值语句需要注意以下几个方面： 1） 只有当条件满足时，语句才能将这个条件前面的表达式赋给目标信号。 2） 语句是一种并行描述语句，它不能在进程和子程序中使用。 3） 语句对条件进行判断是有顺序的，位于语句前面的条件具有较高的优先级 0 4） 语句中最后一个表达式的后面不含有 WHEN 子句。 5）语句中条件表达式的结果为 boolean 型数值，同时允许条件重叠。 6） 条件信号赋值语句不能进行嵌套，因此它不能生成锁存器。 VHDL选择信号赋值语句 在VHDL中，选择信号赋值语句是指根据选择条件表达式的值将不同的表达式赋给目标信号的一种并行信号赋值语句。选择信号赋值语句的语法结构如下所示： WITH 选择条件表达式 SELECT 目标信号。表达式 1 WHEN 选择条件 1， 表达式 2 WHEN 选择条件 2， 表达式 3 WHEN 选择条件 3， …… 表达式 n WHEN 选择条件 n; 程序执行到该语句时首先要进行选择条件表达式的判断，然后根据条件表达式的值来决 定将哪 一个表达式赋给目标信号。如果选择条件表达式的值符合某一个选择条件，那么就将 该选择条件前面的表达式赋给目标信号；如果选择条件表达式的值不符合某一个选择条件，那么程序就去继续判断下一个选择条件，直到找到满足的选择条件为止。 在编写VHDL程序的过程中，使用选择信号赋值语句需要注意以下几个方面： 1）只有当条件表达式的值满足选择条件时，语句才能将前面的表达式赋给目标信号 。 2）语句是一种并行描述语句，它不能在进程和子程序中使用。 3）语句中的表达式后面都含有WHEN子句。 4）语句对选择条件的测试是同时进行的，因此不允许选择条件重叠。 5）语句中的选择条件不允许出现涵盖不全的情况。 VHDL顺序描述语句 并行描述语句是用于表示算法模块间的连接关系的语句，而顺序 描述语 句则是用于实现模块的算法部分的语句。除了提供大量的并行描述语句外，VHDL还提供 了很