数字逻辑第7章习题.docVIP

7.4 画出图7-5中所示的S-R锁存器的输出波形，其输入波形如图X7-4所示。假设输入和输出信号的上升和下降时间为0，或非门的传播延迟是10ns（图中每个时间分段是10ns） 解： 7.5 用图X7-5中的输入波形重作练习题7-2。结果可能难以置信，但是这个特性在转移时间比传输时间延迟短的真实器件中确实会发生。 解： 7.41 将图X7-41中的电路与图7-12中的锁存器进行比较。请证明这两个电路的功能是一致的。图X7-41中的电路常用于某些商用D锁存器中，在什么条件下该电路性能更好？ 解：当C=0时，输入端2个与非门都关断，功能相同。 当C=1时，输入端2个与非门等同于反相器，功能也相同。 从传输延迟和电路代价比较：图X7-41的优点为节省一个反相器，电路代价较小，电路建立时间少一个反相器延迟，所需建立时间较短。缺点为下端输入的传输延迟较长（与非门比反相器长）。 7.6 图7-34表示出了怎样用D触发器和组合逻辑来构造带有使能端的T触发器。请表示出如何用带有使能端的T触发器和组合逻辑来构造D触发器。 解：先写出对应的特性表，再建立相应组合逻辑的卡诺图，最后写出激励组合逻辑的最小和表达： 7.7 请示出如何使用带有使能端的T触发器和组合逻辑来构造J-K触发器。 解：先写出对应的特性表，再建立相应组合逻辑的卡诺图，最后写出激励组合逻辑的最小和表达： 7.12 分析图X7-9中的时钟同步状态机。写出激励方程，激励/转移表，以及状态/输出表 (状态Q1Q2=00~11使用状态名A~D)。 解：激励方程D1=Q1’+Q2 D2=XQ2’ 输出方程Z=Q1+Q2’ 激励/转移表：现态和输入为变量，激励为函数，根据D触发器特性方程，激励/转移表可表达： 采用题中要求的状态命名，状态/输出表为（本题为moore输出）： 7.18分析图X7-18中的时钟同步状态机，写出激励方程，激励/转移表，以及状态表(状态Q2Q1Q0=000~111使用状态名A~H)。 解：激励方程 ： 激励/转移表为： 采用题中要求的状态命名，状态表为： 7.20 分析图X7-20中的时钟同步状态机。写出激励方程，激励/转移表，以及状态/输出表(状态Q1Q2=00~11使用状态名A~D)。 解：激励方程为 输出方程为 激励表为： 考虑到T触发器的特性方程为： 将激励方程代入，可以得到转移方程为： 转移表为： 采用题中要求的状态命名，状态/输出表为： 7.44 画出一个具有2个输入INT和X以及1个Moore型输出Z的时钟同步状态机的状态图。只要INT有效，Z就一直为0。一旦INT信号无效，Z为0且应保持到X在连续4个时钟触发沿上为0011或1100，然后Z的值才变为1，并且保持到INT信号再次有效为止。要求画出整齐的状态平面图（即不要有交叉线）（提示：要求状态数不超过10）。 解： 7.46 用D触发器设计一个时钟同步状态机，它的状态/输出表如图X7-46所示。使用2个状态变量（Q1和Q2），状态赋值为A=00，B=01，C=11，D=10。 解：根据状态赋值，可以得到转移表如下： 转移方程： Q1*=XQ2’+X’Q1Q2’ Q2*=X’+Q1’Q2+Q1Q2’ Z=Q1Q2 逻辑电路图：(略) 7.54 重新设计表7-12中的组合锁，按照Gray码的顺序对编码状态进行赋值（A~H=000，001，011，010，110，111，101，100）。将这里得到的“与-或”形式的激励方程的成本，与课本中推得的方程进行比较。 解：按现在的赋值方式修改表7-12，结果为： 对应的转移输出表为： 写出最小的激励方程和输出方程，并将激励方程与教材对比（比较输入端数量和晶体管用量，采用NAND-NAND结构）： D1=Q1Q2’Q3+XQ1Q2+X’Q1’Q2Q3’ 成本相同 D2=XQ1’Q3+X’Q1Q2’Q3+X’Q1’Q2Q3’+XQ1Q2Q3’ 从8个输入端增加到19个输入端，增加22只晶体管； D3=Q1Q2+X’Q2’Q3’+X’Q1’Q3+Q1’Q2’Q3 从19个输入端减少到15个输入端，减少8只晶体管； 可以看到，本设计激励方程的成本较大：需要多使用14只晶体管。 7.55 寻找一种3位的状态赋值方式，对表7-12的组合锁进行重新设计，要求激励方程的成本低于教材例子。（提示：注意在输入序列中，输入1-3与输入4-6相同。） 解：将状态1-3的赋值与状态4-6的赋值采用最高位区分，低2位采用相同的GRAY码赋值方式，状态7-8的赋值采用尽量减少变量变化的原则进行，得到的赋值方式为：（A-H：000，001，011，100，101，111，110，010） 按现在的赋值