第3.4章EDA Quartus II集成开发工具要点.ppt

第3章 Quartus II集成开发工具 3.1 Quartus II原理图设计 -支持面向对象技术 1. 为本项工程设计建立文件夹 2. 输入设计项目和存盘 3.4 基于宏功能模块的设计 Quartus Ⅱ自带的宏模块库主要有三个： Megafunction库-参数化模块库 Maxplus2库--P93 Primitives(原语)库—P94 缓冲器buffer 逻辑门logic 其他功能other 引脚pin 存储单元storage mod12计数器 BCD码计数器与二进制码计数器的仿真波形 实验一 3－8译码器演示 　设计的编译（编译信息利用、错误定位、器件指定、rpt)； 编译器是对项目进行编译，因此，若先建设计文件，必须要将此文件指定才能对其进行编译。将当前文件指定为项目，同File/Project/Set project to Current File； 编译前要选择时序仿真或功能仿真 从菜单“Processing”中选择“Timing SNF Extractor”时序仿真，或功能仿真 “Functional SNF Extrctor”项，（编译器仅由三项构成：Compiler Netlist Extractor； Database Bulider； Functional SNF Extrctor）。 设计仿真（信号脚输入、endtime、group等）； *时钟周期Clock Period=T2，菜单Option/snap to Grid修改； *结束时间endtime=T1，菜单File/end time修改；T1nT2 *保存设计文件为*.vwf，与输入文件*.bdf同名，仅后缀名（扩展名）不同 floor plan使用（改变信号的引脚）。 3-8译码器（ Decoder）-P178 【例7.24】 74138的Verilog描述 module ttl74138(a,y,g1,g2a,g2b); input[2:0] a; input g1,g2a,g2b; output reg[7:0] y; always @(*) begin if(g1 ~g2a ~g2b) //只有当g1、g2a、g2b为100时，译码器使能 begin case(a) 3b000:y=8 //译码输出 3b001:y=8 3b010:y=8 3b011:y=8 3b100:y=8 3b101:y=8 3b110:y=8 3b111:y=8 default:y=8 endcase end else y=8 end endmodule 3-8译码器（ Decoder） Maxplus2库—74138 Primitives(原语)库 缓冲器buffer 逻辑门logic--nand 其他功能other—gnd,vcc 引脚pin—input,output 存储单元storage 模100BCD码计数器 参考P148例6.15-模100BCD码计数器 //***************百分秒计数进程，每计满100，cn2产生一个进位********* always @(posedge cn1 or posedge clr) begin if(clr) begin {sh,sl}=8h00;cn2=0;end//异步复位 else if(sl==9) //低位是否为9 begin sl=0; if(sh==9) begin sh=0;cn2=1;end else sh=sh+1; end else begin sl=sl+1;cn2=0;end end //assign cout=(qout==8‘d59)?1:0;三目运算符 3.4.1~ 3.4.6 Megafunction库 3.4.3 计数器模块-P83 1、lpm_counter：参数化计数器P83 1）输入信号选择 　data[]：数据输入，用于预置数； 　*clock：输入时钟； 　*clk_en：时钟输入使能； *cin: 进位输入 　*cnt_en：计数器使能； 　updown：控制计