16×16位移位相加乘法器设计本科生毕业（设计）论文.doc

本科学生毕业论文 论文题目： 16×16位移位相加乘法器设计 学 院： 电子工程学院 年 级： 2009级 专 业： 集成电路设计与集成系统 姓 名： 于昊 学 号： 指导教师： 曹贝 2012年 6 月 13日 摘要 随着集成电路设计技术的不断进步，乘法器的芯片设计实现的研究与应用越来越广泛，对乘法器进行ASIC芯片设计，具有设计实现过程简单、所用到的EDA工具完善而且成熟、硬件开销小、易于在VLSI电路或系统级芯片中集成。通常，数字电路设计的流程对于芯片的实现而言，需要RTL级的HDL描述，并要对各层次的设计进行功能仿真验证，在验证电路能按预期设计功能工作后，即可对RTL级的HDL描述进行综合、优化，形成门级网表。整个设计流程可称为数字电路的前端设计。本课题基于移位相加算法的研究，设计16位移位相加乘法器，并在功能仿真通过后，将所设计的Verilog RTL级代码进行综合，采用Synopsys公司Design Compiler EDA工具进行电路综合，获得16位移位相加乘法器的门级网表与电路实现。 关键词 数字电路设计；移位相加乘法器；综合； Abstract Abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract abstract.(英文摘要内容必须与中文摘要完全对应。英文摘要采用Times New Roman小四号字书写，毕业论文、毕业设计行与行之间、段落和层次标题以及各段落之间均为1.5倍行距。) Key words Key words;key words; key words(英文关键词内容必须与中文关键词完全对应。英文关键词采用Times New Roman小四号字书写，毕业论文、毕业设计行与行之间、段落和层次标题以及各段落之间均为1.5倍行距。) 目录 摘要 1 Abstract 2 第一章 乘法器研究的背景与意义 4 1.1乘法器的发展现状 4 1.1.1国内乘法器现状 5 1.1.2国外乘法器现状 5 1.2乘法器概述 6 1.3乘运算 6 1.4乘法器结构 7 1.5乘法器端口定义 8 第二章 移位相加乘法器设计的基本原理 9 2.1．1 移位相加算法 9 2.1．2 乘法器设计原理 10 2.2移位相加乘法器原理 11 第三章 16×16位移位相加乘法器设计与仿真 12 3.1 16位移位相加乘法器的设计 12 3.2 16位移位相加乘法器Verilog文件设计 12 3.3 16×16位移位相加乘法器Modelsim仿真 14 3.3.1 16×16位移位相加乘法器经典数组运算结果 15 3.3.2 16×16位移位相加乘法器一般情况运算结果 17 第四章 16×16位移位相加乘法器Verilog设计综合 18 4.1 RTL级概念 18 4.2 RTL级综合结果与分析 20 4.3 16位移位相加乘法器电路图 22 结论 26 参考文献 27 附录一 28 致谢 38 第一章 乘法器研究的背景与意义 数字信号处理中需要频繁进行大数据量的乘法运算。乘法器作为数字信号处理器的重要部件,它的速度直接决定了整个处理器的性能。本课题采用verilog HDL设计了一个16位移位相加乘法器。首先介绍了移位相加乘法器的算法以及比较移位相加乘法器，Booth乘法器，Wallace Tree乘法器各自的特点。介绍了本课题在综合时需用到的Design Compiler（DC）综合工具。随后提出了自己的乘法器设计架构设计了一个16位移位相加乘法器。并用Design Compiler（DC）进行了优化。所设计的乘法器是16×16位,基于Altera公司的Modelsim平台上用Verilog_HDL软件进行功能仿真,验证了功能正确,达到了预期的目标。 微处理器的发展随着集成电路的迅猛发展而日新月异。在微处理器芯片中乘法器是进行数字信号处理的核心同时也是微处理器中进行数据处理的关键部件，它已经是现代计算机必不可少的一部分。乘法器的算法也有很多种，例如移位相加算法、布斯（Booth）算法、华莱士树（Wallace Tree）算法等