可编程课程实验讲义总.doc

第一部分 一、教学目的与要求: 本课程属于应用型课程，主要学习基于可编程逻辑器件的数字系统的设计。课程的任务是掌握硬件描述语言、可编程逻辑器件原理以及开发平台的使用，并熟练应用硬件描述语言描述数字电路，直至能用硬件描述语言设计数字系统。 要求学生在学习本课程之前，透彻理解数字电路知识，这样才能达到本课程教学目的：应用硬件描述语言描述电路，设计数字系统。 通过讲课、演示，只能传授给学生基本方法。这门课程的学习需学生自己课后化一定的时间练习。 半定制器件设计原理课程是数字逻辑与设计电路课程的延续和补充，本课程的重点是用软件编程的方法设计数字系统。本课程与数字逻辑与设计电路课程相比，设计电路的原理相同，实现方法不同。在传统的数字电路中，设计电路，画出原理图后，选择器件，连线，完成设计。这种设计方法是自底向上的设计方法。在设计过程中，容易出错或难以修改。利用半定制器件设计原理中的集成开发环境Quartus Ⅱ，如用原理图输入法，设计好原理图，在原理图编辑窗口输入原理图，下面的大部分工作由QuartusⅡ帮助你完成；如用QuartusⅡ的文本输入法，只需描述所要设计电路的功能，而不必画出原理图。这种设计方法是自顶向下的设计方法，使得设计人员的大部分精力放在电路整体功能的实现上。 设计电路的关键是要对所设计电路的功能了解的非常透彻。如设计一位8421BCD码加法器，有几个输入端，有几个输出端？输出信号与输入信号有什么关系？ 本实验指导书和上课内容、作业密切相关。实验指导书上的内容是必做实验内容。实验课时为16，实验个数为8个。教科书上的课后练习、实验以及上课时所讲例题由同学课后自行练习。  第二部分 实验一 用VHDL语言设计组合、时序电路（2学时） 实验目的：掌握用VHDL语言设计组合、时序电路的方法。熟悉QuartusⅡ的操作。 预习要求：实验前用VHDL语言编写好电路程序，用文本输入法输入，编译，仿真 实验仪器：PC机一台 实验内容： 在QuartusII文本编辑窗口输入程序： Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity cnt5a is port(clk:in std_logic; q:out std_logic_vector(2 downto 0)); End; Architecture a of cnt5a is signal zq:std_logic_vector(2 downto 0); Begin process(clk) begin if clk’event and clk=‘1’ then if zq=“100” then zq=“000”; else zq=zq+1; end if; end if; end process; q=zq; End; 全程编译，如果有错误，修改第一个错误，再全程编译，直至没有错误。 进行仿真。从仿真结果说明电路的功能。 用VHDL语言设计60进制BCD码计数器。此60进制计数器用于电子时钟的秒或分。用文本输入法输入，编译，改错，直至编译通过，最后仿真。验证所设计电路的正确性 用VHDL语言设计16分频器。用文本输入法输入，编译，改错，直至编译通过，最后仿真。验证所设计电路的正确性 操作步骤： 一、实验内容1 在所使用的计算机数据盘里建立自己的文件夹，起名规则要符合C的规则。 打开QuartusII 单击new，在出现的对话框中选择VHDL File，点击OK。 输入设计实验内容1的程序。 输入结束后，将程序保存在自己的文件夹中。注意：文件存盘名应该跟实体名相同。 创建工程。创建工程有两种方法，一是在保存文件后出现的对话框中点击‘是’，按提示进行操作；二是在出现的对话框点击‘否’。点击菜单File下的 “New Preject Wizard”创建工程。注意，用此方法建立工程时，需要自己加入与工程有关的文件。 全程编译。如果有错误，修改第一个错误，再全程编译，直至没有错误。 时序仿真。用时序仿真验证所设计电路的正确性 单击new，在出现的对话框中选择第二个标签“Other Files”，选择Vector Waveform File，点击OK。 选择菜单View下“Utility Windows”中的“Node Fi