6第6章存储器资料讲解.ppt

6.5.4 存储芯片的读写控制 芯片OE*与系统的读命令线相连 当芯片被选中、且读命令有效时， 存储芯片将开放并驱动数据到总线 芯片WE*与系统的写命令线相连 当芯片被选中、且写命令有效时， 允许总线数据写入存储芯片 6.5.5 存储芯片与CPU的配合 存储芯片与CPU总线的连接，还有两个很重要的问题： CPU的总线负载能力 CPU能否带动总线上包括存储器在内的连接器件？ 存储芯片与CPU总线时序的配合 CPU能否与存储器的存取速度相配合？ 1. 总线驱动 CPU的总线驱动能力有限 单向传送的地址和控制总线，可采用三态锁存器和三态单向驱动器等来加以锁存和驱动 双向传送的数据总线，可以采用三态双向驱动器来加以驱动 2. 时序配合 分析存储器的存取速度是否满足CPU总线时序的要求 如果不能满足： 考虑更换存储芯片 总线周期中插入等待状态TW 时序配合是连接中的难点 6.6 16位微机系统中存储器与系统的连接 1．16位存储 8086CPU数据总线16位，每次存储器操作都是16位。 2．8位存储体 这种16位微机的数据总线为16位，但存储器体系是8位存储体，即每个地址确定的存储单元为8位，存储器操作可能是8位的也可能是16位的。 8086系统就是这样的结构，下面以8086系统为例介绍其原理。 (1) 奇体、偶体 8086CPU有20位地址线，可直接寻址1M字节的存储器地址空间。 当把存储器看作字节序列时，每个字节单元地址相连，即每个地址对应一个存储单元，每个存储单元为一个字节。 当把存储器看作字序列时，每个字单元地址不相连，每个字包括地址相连的两个字节。 8086CPU的数据总线是16位的，需要设计一种合理的存储体结构，既能适合做8位的存储器操作（字节访问），又能适合做16位的存储器操作（字访问）。 8086系统将1M地址空间分成两个512K地址空间，一半是偶数地址另一半是奇数地址，相应的存储体称为偶体和奇体。 偶体和奇体的地址线都是19位。将数据总线的低8位D7～D0与偶体相连，高8位D15～D8与奇体相连。 地址总线的A19～A1与这两个存储体的19条地址线A18～A0相连。用CPU的A0作偶体的选中信号，BHE*作奇体的选中信号。 8086系统的存储器分为奇存储体、偶存储体： （2）字节访问 8086CPU进行存储器访问有8位的也有16位的。当进行字节访问即8位的访问时，如果地址的A0=0，选中偶体中的某个单元，数据通过D7～D0传送。如果地址的A0=1，则CPU的BHE*=0，选中奇体中的某个单元，数据通过D15～D8传送。 （3）字访问 当CPU进行16位的字访问时，设低字节的地址为n，则高字节的地址为n+1。若地址n为偶数，即A0=0，我们称为对准的字；若地址n为奇数，即A0=1，我们称为非对准的字。 当CPU访问对准的字时，由A0=0选中偶体中的地址为n的单元，低字节数据通过D7～D0传送；同时由BHE*=0选中奇体中的地址为n+1的单元，高字节数据通过D15～D8传送。这样，两个字节的数据在一个总线周期中同时进行读或写操作。 当CPU访问非对准的字时即地址n为奇数，要由两个总线周期完成一个字的读或写操作。第一个总线周期发出A0=1和BHE*=0，访问奇体中的地址为n的单元，低字节数据通过D15～D8传送；第二个总线周期发出A0=0和BHE*=1，访问偶体中的地址为n+1的单元，高字节数据通过D7～D0传送。 SRAM 2114的功能 工作方式 CS* WE* I/O4 ~ I/O1 未选中 读操作 写操作 1 0 0 × 1 0 高阻 输出 输入 SRAM 6264的功能 工作方式 CS1* CS2 WE* OE* D7 ~ D0 未选中 未选中 读操作 写操作 1 × 0 0 × 0 1 1 × × 0 1 × × 1 0 高阻 高阻 输入 输出 EPROM 2716的功能 工作方式 CE*/PGM OE* VCC VPP DO7 ~ DO0 待用 1 × ＋5V ＋5V 高阻 读出 0 0 ＋5V ＋5V 输出 读出禁止 0 1 ＋5V ＋5V 高阻 编程写入 正脉冲 1 ＋5V ＋25V 输入 编程校验 0 0 ＋5V ＋25V 输出 编程禁止 0 1 ＋5V ＋25V 高阻 门电路译码 A1 A0 F0 F1 F2 F3 A19 A18 A17 A16 A15 （b） （a） A0 Y0 Y1 Y 译码器74LS138 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 A B C E1 E2 E3 Y7 GND Y6 Y5 Y4 Y3 Y2 Y1 Y0 Vcc 74LS138引脚图 Y0 Y1 Y2 Y3 Y4 Y5 Y