EDAFPGA结构与配置教案分析.ppt

FPGA的3种常用的 标准下载配置模式 1、Passive Serial Mode 3、JTAG Mode 2、Active Serial Mode FPGA配置 JTAG配置端口 FPGA PS配置端口 PC机 配置适配电路 配置器件 或配置电路 AS配置端口 专用FLASH 配置器件 3.7.1 CPLD的JTAG方式编程 图3-47 CPLD编程下载连接图 TCK、TDO、TMS、TDI为CPLD的JTAG口 对CPLD编程 图3-48 多CPLD芯片ISP编程连接方式 3.7.1 CPLD的ISP方式编程 3.7.2 使用PC并行口配置FPGA 图3-49 FLEX10K PS模式配置时序 图3-50 多FPGA芯片配置电路 FLEX、ACEX、APEX等系列 FPGA器件配置连线图 注意： 1、不要忘了将多片配 置 控制信号nCE 引 脚接地！ 2、作为PS配置模式， 不要忘了将配置模式 控制信号脚MSEL1和 MSEL0都接地！ FLEX、ACEX、APEX系列FPGA 配置电路 FPGA Passive Serial Configuration 被动串行配置模式 10针标准 配置/下载接口 通过配置电路后 与PC机的并行 接口相接 对FPGA配置 方案1:PS端口直接配置 主系统通用 10针标准 配置/下载接口 目标板10针标准 配置接口 PIN1 OTP配置器件插座 图3-51 FPGA使用EPC配置器件的配置时序 3.7.3 用专用配置器件配置FPGA 图3-52 FPGA的配置电路原理图 OTP配置器件： EPC1441、EPC1、EPC1213等 方案2:PS端口OTP专用器件配置 缺点： 1、芯片价格高。 2、只能一次编程。 3、可配置的FPGA规模小，不能用于SOPC系统配置。 4、无法用于实时多任务重配置 FPGA的OTP配置器件 使用方法 选择Global Project Device…项 编译前选择配置器件 注意，被编译文件的工程名为“DAC”， 因此，其配置文件名应该为“ DAC . POF ” 对于低芯核电压FPGA （如EP1K30），需选择此 项，电路中的配置芯片 应该接3.3V工作电压。 选择配置芯片的型号为EPC1PC8 选择PS模式 编 译！ 选择配置器件生产商 打开通用编程器编程窗 选择器件类型 选择器件型号 (1) 逻辑单元LE 图3-36 进位链连通LAB中的所有LE 快速加法器, 比较器和计数器 DFF 进位输入 (来自上一个逻辑单元) S1 LE1 查找表 LUT 进位链 DFF S2 LE2 A1 B1 A2 B2 进位输出 (到 LAB中的下一个逻辑单元) 进位链 查找表 LUT (1) 逻辑单元LE 图3-37 两种不同的级联方式 “与”级联链 “或”级联链 LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LUT LUT IN [3..0] IN [4..7] LUT IN [(4n-1)..4(n-1)] LE1 LE2 LEn LE1 LE2 LEn 0.6 ns 2.4 ns 16位地址译码速度可达 2.4 + 0.6x3=4.2 ns (2) 逻辑阵列LAB是由一系列的相邻LE构成的 图3-38-FLEX10K LAB的结构图 (3) 快速通道(FastTrack) (4) I/O单元与专用输入端口 图3-39 IO单元结构图 EAB的大小灵活可变 通过组合EAB 可以构成更大的模块 不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器 EAB 的字长是可配置的 256x8 512x4 1024x2 2048x1 256x8 256x8 512x4 512x4 256x16 512x8 (5) 嵌入式阵列块EAB是在输入、输出口上带有寄存器的RAM块，是由一系列的嵌入式RAM单元构成。 图3-40 用EAB构成不同结构的RAM和ROM 输出时钟 D RAM/ROM 256x8 512x4 1024x2 2048x1 D