EDA技术教案分析.ppt

1.5.7 自动CRC检测 CRC校验是用来确保数据可靠的技术，也是减少单一事件干扰（SEU）最好的选择之一。CycloneⅡ器件提供片内CRC自动校验电路。因此，可以在设计中轻松地实现CRC而无需任何额外成本和复杂的外部逻辑。在配置过程中首先由器件完成CRC，然后由操作过程自动进行CRC校验。当错误发生时，CRC_error管脚会提示失败，并自动触发再配置操作。 1.5.8 支持Nios II嵌入式处理器 最大的CycloneⅡ器件内具有多达68416个LE，一个器件内可以实现多个NiosⅡ内核，每个内核都可以实现以下功能： 运行一个操作系统。 通过一个以太网连接提供远程升级和FPGA配置。 数据和I/O处理。 在CycloneⅡ FPGA内例化系统，如图1.15所示。 1.6 Altera公司FPGA高成本器件—Stratix Ⅲ器件 Altera必威体育精装版的Stratix Ⅲ器件系列是融合了最佳性能、最大密度和最低功耗的高端FPGA。Stratix Ⅲ FPGA为下一代其站、网络基础设施和高级成像设备提供了高性能和高度集成功能。Stratix Ⅲ器件不但性能最好，而且具有最低的静态和动态功耗——比前代FPGA低50%，在这方面的特性包括：可编程功耗技术；可选内核电压（0.9V或者1.1V）；高级工艺和电路技术。 1.6.1 主要特性 Stratix Ⅲ提供特性有： 提供了47 500到338 000个逻辑单元（Les）。 提供了2 430kbits到20 497 kbits的TriMatrix存储器，包括3种大小的RAM块，可实现真双口存储器和FIFO缓冲器。 具有嵌入式高速DSP块，可支持9×9位、12×12位、18×18位、36×36位的乘法器（最高可达到550MHz），可实现乘法计算和有限冲击响应滤波器（FIR）。 可编程降耗技术，可以在提高芯片性能的同时减小功耗。 可选内核电压，由低压芯片（L系列）提供。 最大有16个全局时钟，88个局部时钟和116个外围时钟。 最大有12个锁相环（PLL），支持PLL重新配置、时钟切换、可编程带宽、频率合成和动态相移。 支持高速外部存储器接口，包括DDR，DDR2，DDR3，SDRAM，RLDRAMⅡ，QDRⅡ和QDRⅡ+SRAM，最大24modular I/O banks。 最多1104个用户I/O口，24个I/O块，支持大范围的工业I/O口标准。 动态（OCT）自动标定，支持所有的I/O块。 支持高速网络通信标准，包括SPI-4.2，SFI-4，SGM Ⅱ，Utopia Ⅳ，10Gigabit Ethernet XSLL，高速I/O和NPSI。 支持Nios Ⅱ嵌入式处理器。 表1.12给出了Stratix Ⅲ逻辑器件特性，表1.13给出了Stratix Ⅲ增强型器件特性。 1.6.2 体系架构 Stratix Ⅲ FPGA的核心结构建立在创新的逻辑单元之上——自适应逻辑模块（ALM）。这种核心结构与MultiTrack互联体系结构相结合，以很少的跳转实现高性能互联，使Stratix Ⅲ器件能够以非常父母的功耗，高效实现高速逻辑、算法和寄存器功能。 1.逻辑阵列块（LAB）和自适应逻辑模块（ALM） 2.MultiTrack互联线 1.6.3 TriMatrix嵌入式存储器 Stratix Ⅲ器件具有TriMatrix存储器包括3种大小的嵌入式RAM块，能够实现Stratix Ⅲ FPGA设计的各种存储需求。TriMatrix存储器包括640位MLAB存储器模块（LMABs）、9 kbits M9K模块和144 kbits M144K模块。 1.6.4 DSP块 Stratix Ⅲ拥有性能最好的DSP模块，速度高达550MHz，具有896个18×8位的乘法器，支持可变位宽，支持基本乘法器、求和、累加、级联、取整、饱和以及桶形移位寄存器等功能。同时，改进的TriMatrix存储器的性能超过600MHz，存储器容量超过20Mbits，提供了3种RAM容量。 1.6.5 时钟网络和锁相环 Stratix Ⅲ采用分级的时钟结构，拥有多个支持高级特性的锁相环（PLL），大量的时钟资源与丰富的PLL紧密结合，确保了最复杂的设计能够在最优的性能和最小的时钟偏移下运行。 1.6.6 高速I/O信号和接口 Stratix Ⅲ器件I/O引脚所具有的系统级性能和灵活性实现了与多种器件的通信。TimeQuest、同时开关噪声（SSN）估算器和引脚规划器等知识产权（IP）内核和软件工具可以迅速实现集成，使用方便。表1.16介绍了Stratix Ⅲ器件的基本I/O特性。 1.差分信号 2.单端I/O信号 3.高速外部存储器接口支持 特性 详细说明 所有I/O块支持LVDS 侧面I/O块，1