第4章主存储器要点解析.ppt

* 2．存储控制 　在存储器中，往往需要增设附加电路。这些附加电路包括地址多路转换线路和地址选通、刷新逻辑，以及读／写控制逻辑等。 在大容量存储器芯片中，为了减少芯片地址线引出端数目，将地址码分两次送到存储器芯片，因此芯片地址线引出端减少到地址码的一半。（行地址+列地址） 　　动态存储器依靠电容电荷存储信息。平时无电源供电，时间一长电容电荷会泄放，需定期向电容补充电荷，以保持信息不变。 上一次对整个存储器刷新结束下一次对整个存储器全部刷新一遍为止，这一段时间间隔称作再生周期，又叫刷新周期，一般为2ms。 * 1)集中刷新：在一个刷新周期内，利用一段固定的时间，依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写。 刷新逻辑 死区 用在实时要求不高的场合。 R/W 刷新 R/W 刷新 2ms 50ns * 例如：一个存储器有1024行，系统工作周期为　　2OOns。RAM刷新周期为2ms。这样，在每个刷新　周期内共有10000个工作周期，其中用于再生的　为1024个工作周期，用于读和写的为8976个工作　周期。 集中刷新的缺点是在刷新期间不能访问存储器，有时会影响计算机系统的正确工作。 * 2ms 2)分布式刷新 分布式刷新用在大多数计算机中。 把刷新操作分散到刷新周期（2ms）内，每隔一段时间刷新一行。 128行 ≈15.6 微秒 每隔15.6微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行。 * 动态MOS存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新访存裁决、刷新控制逻辑等。这些线路可以集中在RAM存储控制器芯片中。 例如Intel 8203DRAM控制器是为了控制2117、2118和2164 DRAM芯片而设计的。 2ll7、2118是16K*l位的DRAM芯片，2164是64K*l位的DRAM芯片。 图4．17是Intel 8203逻辑框图。 内存控制器 * 图4.17Intel 8203 RAM 控制器简化图 地址处理部分 时序处理部分 * 3．存储校验线路 计算机在运行过程中，主存储器要和CPU、各种外围设备频繁地高速交换数据。由于结构、工艺和元件质量等种种原因，数据在存储过程中有可能出错，所以，一般在主存储器中设置差错校验线路。 实现差错检测和差错校正的代价是信息冗余。 早期的计算机多采用奇偶校验电路，只有一位附加位，但这只能发现一位错而不能纠正。 由于大规模集成电路的发展，主存储器的位数可以做得更多，使多数计算机的存储器有纠正错误代码的功能(ECC)。一般采用的海明码校验线路，可以纠正一位错。 传统微机架构 内存控制器 显示处理 高速总线等 低速总线设备USB、声卡、网卡、硬盘等 当前主流微机架构（INTEL） 1、单体多字结构：即增加存储体每个存储单元所包括的数据位，多个存储字共用一个地址，合成一个存储单元（字线相联）； 4.5 多体交叉存储器 存储器的并行读写技术（一个存储周期访问多个存储字） 2、多体交叉编址技术：计算机中大容量的主存，可由多个存储体（存储阵列或逻辑Bank）组成，每个体都具有自己的读写线路、地址寄存器和数据寄存器，称为“存储模块”。这种多模块存储器用重叠与交叉存取，以实现主存储器的并行读写，从而提供比单个存储体更高的读写速度。 * M A R 地 址 译 码 器 存 储 体 读 写 电 路 M D R K位地址总线 ... N位数据总线 控制电路 控制信号 存储模块 * 　　主存地址寄存器的低位部分经译码后选择不同的存储体，而高位部分则指向存储体的存储字。（横向编址） * 在多体交叉存储器中，连续的地址分布在相邻的存储体中，而同一存储体的地址都是不连续的。这种编址方式又称横向编址。 　　多体交叉存储器采用分时工作的方法，CPU在一个存取周期内可以分时地访问每个分体。在M个分体完全并行的理想情况下，主存的吞吐量提高为原来的M倍。但由于程序转移或随机访问少量数据等情况的存在，实际大约在 　　 　　多体交叉存储器要求存储体的个数一般是2的整数幂，即必须中2、4、8、16、…个，而且任一分体出现故障都影响整个地址空间的所有区域。 * 例：四个分体组成的多体交叉存储器，四个分体为M0~M3。其编址如表4.1所示。 * M个模块按一定的顺序轮流启动各自的访问周期，启动两个相邻模块的最小时间间隔等于单模块访问周期的1/M。每一存储模块本身来说，对它的连续两次访问时间间隔仍等于单模块访问周期,但每隔一个T/M就有一个数据存取。 重叠与交叉存取控制 物理Bank：内存颗粒阵列，各个芯片位宽之和为64bit； 逻辑Bank：存储单元（cell）构