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第5章 时序电路的VHDL设计 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.1 基本时序元件的VHDL表述 5.2 计数器的VHDL设计 5.2 计数器的VHDL设计 5.2 计数器的VHDL设计 5.2 计数器的VHDL设计 5.2 计数器的VHDL设计 5.2 计数器的VHDL设计 5.2 计数器的VHDL设计 5.3 移位寄存器的VHDL设计 5.3 移位寄存器的VHDL设计 5.4 属性描述与定义语句 5.4 属性描述与定义语句 5.4 属性描述与定义语句 5.4 属性描述与定义语句 习 题 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 5-1 高速硬件除法器设计 5-2 移位相加型8位硬件乘法器设计 5-3 半整数与奇数分频器设计 * * 5.1.1 D触发器的VHDL描述 5.1.1 D触发器的VHDL描述 1. 上升沿检测表达式和信号属性函数EVENT 2. 不完整条件语句与时序电路 5.1.1 D触发器的VHDL描述 5.1.1 D触发器的VHDL描述 5.1.2 含异步复位和时钟使能的D触发器及其VHDL表述 5.1.2 含异步复位和时钟使能的D触发器及其VHDL表述 5.1.3 含同步复位控制的D触发器及其VHDL表述 5.1.3 含同步复位控制的D触发器及其VHDL表述 5.1.4 基本锁存器及其VHDL表述 5.1.4 基本锁存器及其VHDL表述 5.1.5 含清0控制的锁存器及其VHDL表述 5.1.5 含清0控制的锁存器及其VHDL表述 5.1.6 VHDL实现时序电路的不同表述 5.1.6 VHDL实现时序电路的不同表述 5.1.7 双边沿触发时序电路设计讨论 5.2.1 4位二进制加法计数器设计 5.2.2 计数器更常用的VHDL表达方式 5.2.2 计数器更常用的VHDL表达方式 5.2.3 实用计数器的VHDL设计 5.2.3 实用计数器的VHDL设计 1. 程序分析 5.2.3 实用计数器的VHDL设计 1. 程序分析 2. 时序模块中的同步控制信号和异步控制信号的构建 5.2.3 实用计数器的VHDL设计 3. 另一种描述方式 1. 信号类属性 2. 数据区间类属性 3. 数值类属性 3. 数值类属性 4. 数组属性LENGTH 5. 用户定义属性 *
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