毕业论文（设计）基于EDA技术出租车计费器的设计(样本)说明书.docVIP

基于EDA技术出租车计费器的设计摘要 本文以Altera公司的DE2开发板为中心，Quartus Ⅱ软件作为开发平台，使用Verilog HDL语言编程，设计了一个出租车计费的计费器模型。在程序描述的过程中，用了行为描述方式和结构描述方式二种描述方式对进行描述。该计费器能动态扫描电路，将车费和路显示出来，各有两位小数。整个自动控制系统由个主要电路构成：里程和车费计算和动态显示。最后给出了仿真的波形，并硬件实现。关键字：出租车计费器，Verilog HDL 引言 Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种用文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。现在，随着系统级FPGA以及片上系统的出现，软硬件协同设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计相结合。 随着出租车行业的发展，对出租车计费器的要求也越来越高，用户不仅要求计费器性能稳定计费准确，而且要求在乘坐出租车时，显示起步价、行车里程二部分，由自动计费器自动记录。安装在与汽车轮相连接的传感器在汽车行进时向自动计费器发送脉冲信号，在一定的公里数内，按起步价计费；超过这一里程后，自动计费器按里程计费；超过一定费用后，则则增加里程费用；如果停车等候，则不收费。 设计原理 本文设计了一个出租车计费器的模型，其接口信号如图() 所示。 图()　出租车计费器模型方框图 车的状态由传感器传回来当作控制信号，用控制信号来控制计算里程和车费模块，然后分别将里程和车费送到译码模块译码，输出的数据一起送到动态扫描模块，由片选信号控制哪部分译码模块输出的数据用数码管显示。 当车启动后，计算里程和车费模块就开始计数，起步价为7.00元，并在车行3Km后按2.20元/Km计费，当计费器达到或超过20元时，每公里回收50%的车费，车停止和暂停时不计费；然后将里程和车费送到译码模块译码和动态显示模块动态显示，最后显示在七段数码管上，动态显示的时间间隔为５秒钟。 设计内容 一）源程序 1算里程和车费模块taxicount 本模块主要是计算里程和车费。按行驶里程计费，起步价为7.00元，并在车行3Km后按2.20元/Km计费，当计费器达到或超过20元时，每公里回收50%的车费，车停止和暂停时不计费。在本模块中，一个脉冲代表是里程要加100米。计算里程和车费的模块的功能结构框图如图1-1所示。 图1-1 计算里程和车费模块的功能结构框图 根据模块实现的功能设计Verilog HDL源代码如下： module taxicount(stop,start,clk,pause,chefei,lucheng); input stop,start,clk,pause; output reg[19:0] chefei,lucheng; reg[3:0] qijia,danjia; reg[12:0] ygl; reg yglflag; always @(posedge clk) begin if(stop == 0) begin danjia=0; qijia=0; ygl=0; lucheng=0; end else if(start == 0) begin chefei=700; lucheng=0; end else if(startpause ) begin lucheng=lucheng+100; ygl=ygl+100; end if(ygl1000) yglflag=0; else begin yglflag=1; ygl=0; end if(lucheng3000) begin if(chefei2000) begin if(yglflag) chefei=chefei+220; end else if(chefei2000) begin if(yglflag) chefei=chefei+330; end end end endmodule 该模块定义输入输出端口如下： ■ clk： 全局时钟信号，这里为1Hz的时钟。 ■ stop： 当stop=0时，车停止；stop=1时，车没停止。 ■ start： 当start= 0时，车起动，但没有走；start= 1时，车开动了。 ■ pause： 当pause =0时，车暂停；pause =1时，车不暂停。 ■