数字电路与逻辑设计—逻辑电路描述解析.ppt

最小项合并 * 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 3.3 逻辑电路结构 组合逻辑电路 * 其中：x1、x2 、…、xn表示输入变量， 　　　z1、z2、…、zm表示输出函数。 逻辑电路结构应用 [例3.3.1] 某电路的工作波形如下图所示，输入为A、B、C，输出是F1、F2，试判定它们是否为组合电路输出。 * 逻辑电路结构应用 解：根据组合逻辑电路的特点可知，通过比较相同的A、B、C 组合其输出是否相同来判定是否为组合逻辑输出。 相同的A、B、C组合，F1是相同的，F2不同，所以F1是组合逻辑输出， F2不是。 * A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 F1 1 1 1 0 1 1 0 0 1 1 1 0 1 1 0 0 1 F2 1 1 1 0 0 0 0 0 1 1 0 0 0 0 1 1 1 时序逻辑电路 * 式中：上标n、n+1表示相邻的两个离散时间 组合逻辑电路 存储电路 z1 zm y1 yk q1 qj x1 xn 状态输出 时钟信号 未注明 输出函数： 激励(驱动)函数： 状态转移函数: 输出信号 输入信号 激励信号 逻辑电路结构应用 [例3.3.2] 下图是某时序电路的工作波形，试确定输入、输出、触发条件。 解：时序电路输出的变化取决于输入的变化和内部状态的变化，内部状态的变化取决于触发条件。 在图中，A变化时B也变化，比如B的下降沿；但A不变化时B也会变化，比如B的上升沿。因此，A不可能为输入，故B为输入，A为输出。在B的下降沿，A才发生变化，所以B下降沿是触发条件。 * 逻辑电路结构应用 [例3.3.3] 下图是一时序电路的波形，试确定输入、输出以及触发条件。 解：从波形图可知，有的时间内A和C不变，B却变化，所以B不能为输出，只能是输入；有的时间内B和C不变，A却变化，故A也是输入。C变化时，A和B会有一个发生变化，故C是输出。 　　C变化时，要么A在从低向高变化，要么B在从低向高变化，因此A和B的上升沿是C变化的触发条件。当C为低时，只有A的上升沿能使C变为高，B的上升沿无效；当C为高时，只有B的上升沿能使C变为低，A的上升沿无效。 　　所以，A和B是电路输入，C是电路输出，触发条件为A和B上升沿。该电路是一种双触发的脉冲发生器。 * 第3章作业 (2) 1. 用代数法化简下列逻辑函数，求出最简与或式。 ① F1=ABC+A+B+C ② F2=AB(ACD+AD+BC)(A+B) ③ F3=AC+ABC+ACD+CD 2. 用K图化简下列逻辑函数为最简与或式，并画出全部由与非门组成的逻辑电路图。 ① F1(A,B,C)=∑m(0,1,2,5,7) ② F2(A,B,C,D)=∑m(2,3,6,7,8,10,12,14) ③ F3(A,B,C,D)=AB+ABD+AC+BCD * 3.4 硬件描述语言 模块结构 一个完整的模块由四个部分组成： (1) 模块定义行 (2) 说明部分 (3) 描述体部分 (4) 结束行 module test(A,B,C,D,F1,F2); input A, B, C, D; output F1, F2; wire F1; reg F2; always @(posedge D)//在D 上升边沿 F2=F1;//将当前F1 的值赋给F2 assign F1=(AB)|(~A~C);//F1=AB+AC endmodule * 参考右边的示例采用Verilog HDL描述一个二输入与门。 always过程赋值 非阻塞赋值 假定触发前b的值为0 always @(posedge cp) begin 　b=1b1; 　a=b; end 触发后a的值为0 　　　b的值为1 阻塞赋值 假定触发前b的值为0 always @(posedge cp) begin 　b=1b1; 　a=b; end 触发后a的值为1 　　　b的值为1 * Verilog HDL描述示例 [例3.4.1] 分别采用连续赋值和过程赋值实现逻辑函数F=AB。 * 采用连续赋值的Verilog模块 module test(A,B,F); 　input A,B; 　output F; 　assign F=AB; endmodule 采用过程赋值的Verilog模块 module test(A,B,F); 　input A,B; 　output F; 　reg F; 　always @(A or B) 　　F=AB; endmodule Verilog HDL描述示例 [例3.4.