第5章硬件描述语言.ppt.ppt

学习内容 VHDL程序基本结构 实体、结构体、配置、包集合和库 VHDL基本语法 描述结构体功能的三种方法： 行为描述法 数据流描述法（RTL描述） 结构描述法 学习要求 用VHDL语言设计简单的数字系统 5.3 VHDL硬件描述语言 Very high speed integrated Circuit Hardware Description Language (VHDL) 是IEEE、工业国际标准硬件描述语言 用语言的方式而非图形等方式描述硬件电路 VHDL有过两个标准： IEEE Std 1076-1987 (called VHDL 1987) IEEE Std 1076-1993 (called VHDL 1993) IEEE Std 1076-2002 (called VHDL 2002) 5.3.4 库和包 VHDL库VHDL编译器存储信息的地方，包括在项目分析、模拟和综合时用到的中间文件。主机文件系统中，库的位置是与实现有关的。对于给定的VHDL设计，计算机自动生成和使用名为“work”的库。 不是所有设计中所需的信息都在“work”库中。它必须指向 包含共享定义的公共库。即使是小的项目也可能用到标准库。 库的引用： 在设计中说明了库名，就可使它访问任何前面分析的、存于库中的实体和结构体，但不能访问类型定义以及类似的定义。 包 VHDL包（package）是一个文件，它包括可用于其他程序中的对象定义。可放入包中的对象包括信号、类型、常量、函数、过程和组件声明。 包中定义的信号是全局信号，任何使用包的V H D L实体 都可使用之。 可在设计文件开头引入use子句来“使用”一个包。 all表示可使用包中的所有定义 只使用包中std_ulogic类型的定义 如： 包定义的语法 包的定义并不限于标准体中。 第一个“package”和 “end”之间的所有对象，对使用包的设计文件是可见的，而“package body”后面的对象则是局部的。 注意：第一部分包括“函数声明”，而不是函数定义。函数声明只列出函数名、参数、类型。完整的函数定义在包体中给出，对函数使用者是不可见的。 5.3.5 结构化设计元素 在VHDL中，结构体的主体是一系列并发语句。每个并发语句和同一结构体中的其他并发语句是同时执行的。 结构化设计可定义实现实体的信号与实体的精确互连结构。 VHDL有各种不同的并发语句，以及将一些顺序语句捆扎起来作为一个并发语句操作的机制。由于使用方法不同，这些语句产生三种不同的电路设计与描述样式：结构化设计、数据流设计及行为设计。 component语句（组件语句） 组件语句中，组件名是前面已定义的实体名，在当前的结构体中要用到该实体。用到实体名的每个组件语句都产生一个已命名实体的实例，而每个实例都必须由惟一的标签命名。 关键词port map引入一个列表，该列表将命名的实体端口和当前结构体的信号联系起来。 第一种是定位样式，列表信号的顺序和实体定义中端口的顺序一致； 第二种是明晰样式，每个实体端口和信号以“＝ ”操作符相联，可以为任意顺序。 组件声明语法 在结构体中调用之前，组件必须在结构体定义中的组件声明中给予声明。组件声明与相应的实体声明中的端口声明部分一样，列出了每个端口的名字、模式和每个端口的类型。 注意：程序中的组件语句是同时被执行的。 N(3) N3_L N3L_N0 generate语句 generate语句允许用“ for loop”生成重复结构，而不用分别写出每个组件实例。 generic（类属） 在实体声明中，在端口声明前做类属声明（generic declaration）可定义一个或多个类属常量。 每个命名的常量可用于实体的结构体定义中，而且直到实体被另一个结构体用组件语句调用之前，常量值不变。 在组件语句中用generic map给类属常量赋值。 将generic和generate语句结合起来，定义了一个用户可指定宽度的“总线反相器” 调用多个反相器拷贝，每个 拷贝宽度不同。 表 VHDL语言的顺序语句和并行语句 并行语句 顺序语句 块(BLOCK)语句 WAIT语句 进程(PROCESS)语句 断言(ASSERT)语句 信号代入语句 信号代入语句 条件信号代入语句