EDA技术与VHDL设计第六章状态机的设计解说.ppt

　　　　　6.1 状?态?机?概?述　　一个实际的系统，情况一般比较复杂，系统的工作状态很多，分析状态的结构要花费相当多的精力。因此，状态机的概念应运而生，它可以满足对实际系统进行分析的要求。状态机是利用可编程逻辑器件实现电子系统功能的常用设计方法之一，它在各种数字应用中，特别是定义了良好顺序的控制器中被广泛使用。 　　就理论而言，任何一个时序模型的电路系统都可以归结为一个状态机。状态机通过时钟驱动多个状态，实现状态之间有规则的跳转，来完成复杂的逻辑设计，即可以把电路系统划分为有限个状态，在任意一个时刻，系统只能处于有限个状态中的一个。当接收到一个输入事件时，状态机能够产生输出，同时伴随着状态的转移。有限状态机(FSM，Finite State Machine)是一种基本的、简单的、重要的形式化技术。 　　下面先以一个计数器的例子从感性上来认识一下有限状态机的设计方法。要求设计一个具有异步清零功能的十进制计数器，能够完成0～9的计数，且能够产生进位信号。本例是一个普通计数器的设计，可以采用两种方法：一是IF语句；二是状态机。采用IF语句的设计方法在前面的章节中已经多次出现，这里不再赘述。 　　采用状态机的设计方法对电子系统进行分析设计一般从状态转移图入手。图6-1所示是十进制计数器的状态转移图，简称状态图。从图中可以看到，电路系统被划分为s0～s9共10个状态。状态图中的每一个圆圈代表一个状态，在圆圈中显示的是该状态下的输出，即每一次计数的结果q。在时钟信号clk上升沿时刻，状态能够进行跳转。 　　例如：当前状态处于s0态，输出计数结果q为“0000”；当时钟上升沿到来时，状态能够跳转到s1态，表示计数一次，输出计数结果q为“0001”。因此，随着时钟信号上升沿的不断到来，状态将按照s0→s1→s2→s3→s4→s5→s6→s7→s8→s9→s0的顺序跳转，输出计数结果q也从“0000”到“1001”依次输出，每10个时钟周期实现一次循环，从而实现十进制计数。　　依照状态图写出VHDL代码，具体代码如例6-1所示。 图6-1 十进制计数器状态转移图 　　例6-1的L12行定义了一个自定义数据类型state，属于枚举类型，有s0～s9共10个值，分别对应于10个状态；L13行声明了两个信号current_state和next_state，其数据类型均为state。因此，信号current_state和next_state的取值范围在10个状态中。 　　例6-1的结构体内包含两个进程：reg和com。reg是一个时序进程，在时钟的驱动下，将信号next_state中的内容赋值给信号current_state。也就是在时钟信号clk的每一个上升沿就将次态赋予现态，但是信号next_state中的次态究竟是s0～s9中的哪一个状态并不是该进程关心的问题，该进程只能完成机械的赋值操作。另外，时序进程reg中还定义了异步清零信号reset，当reset=“1”时，立刻回到初态s0。进程com是一个纯组合进程，它决定着在不同状态下的输出计数结果q的值以及信号next_state中的具体次态。　　十进制计数器的仿真结果如图6-2所示。从图中可以看到每10个时钟周期完成一次计数循环。 图6-2 十进制计数器仿真结果 　　从例6-1可以看出，状态机的设计结构一般可分为两个进程：时序进程和组合进程(见图6-3)。时序进程由时钟信号驱动，完成状态的跳转，可以设置如清零或置位等控制信号(ctl)；组合进程确定每个状态下的输出和次态，也可由外部输入控制信号(ctl_input)控制不同输入下的输出。 图6-3 典型状态机结构示意图 　　使用状态机设计有很多的优点，主要表现在以下几个方面：　　(1) 表述形式相对固定，程序结构分明，易读易排错。　　(2) 采用灵活的顺序控制模型，克服了纯硬件数字系统顺序方式控制不灵活的缺点。此外，某些结构的状态机能够较好地解决竞争冒险现象，消除毛刺，性能稳定。　　(3) 能够利用EDA工具对状态机进行一定的优化，如综合器为状态选择合适的编码方式等。　　(4) 较CPU运行而言更加快速和可靠。 　　　　　　6.2 状态机的分类6.2.1 按状态个数分类　　按照状态机的状态个数是否为有限个，状态机可分为有限状态机(FSM)和无限状态机 (Infinite State Machine，ISM)。逻辑设计中一般所涉及的状态都是有限的，所以后面的例子都是有限状态机。 6.2.2 按信号输出分类　　按照信号的输出由什么条件所决定，状态机可以分为MOORE型状态机和MEALY型状态机。　　MOORE型状态机的输出仅由当前状态所决定，而MEALY型状态机的输出由当前状态和外部输入信号共同决定。MOO