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关于ALTERA提供的FIFO核使用原理 ALTERA提供了LPM_FIFO参数宏模块，可以在代码中例化使用。 FIFO有两种工作模式：（1）SCFIFO，（2）DCFIFO 其中SCFIFO指读写用一个时钟进行同步，可以支持同时读写的功能。 其中DCFIFO指读写使用不同的时钟进行同步，这在设计多时钟系统中相当有用，可用于不同时钟同步信号之间的同步调整。 首先看看DCFIFO模式下的几个比较重要的信号： [A]在写端，主要有以下几个信号： ?????? (1) data[n-1:0]：写入数据信号总线； ?????? (2) wrreq：写入请求信号，高有效 ?????? (2) wrclk：写入同步时钟； ?????? (3) wrfull, wrempty：用于指示写端FIFO为空或者满的状态； ?????? (4) wrusedw[log2(SIZE_FIFO)-1:0] ：写入的数据个数，按写入个数递增； 上述信号都与写入时钟srclk同步； [B]在读端，主要有以下几个信号： ?????? (1) q[n-1:0]：读取数据信号总线； ?????? (2) rdreq：读取请求/确认信号，高有效 ?????? (2) rdclk：读取同步时钟； ?????? (3) rdfull, rdempty：用于指示读端FIFO为空或者满的状态； ?????? (4) rdusedw[log2(SIZE_FIFO)-1:0] ：读取 FIFO主要有两种工作模式：(1) Legacy mode(Legacy synchronous FIFO mode ) (2) Show-ahead mode(Show-ahead synchronous FIFO mode) 其中：在Legacy mode，读端的rdreq信号作为读取FIFO的请求信号(REQ)，读取数据在rdreq置位后的第二个时钟周期有效。 在Show-ahead mode，读端的rdreq信号作为读取FIFO的确认信号(ACK)，读取数据在rdreq置位后立即有效，不要额外的读取周期。 下面分别给出Legacy mode和Show-ahead mode的读写时序： [A] Legacy mode [B] Show-ahead mode 由上述时序可以看出两种模式的区别。 值得注意的是：读端在读取数据的时候，必须等待写端数据准备好，即rdempty为低之后开始读取数据，为高期间表明FIFO状态为空，写端写入数据未有效。 相应的在写端如果wrfull为高，则表明FIFO状态以满，不能再写入数据，此时写入的数据无效。 下面给出一个FIFO操作的具体实例：完成将10MHz同步输入的总线同步缓冲到72MHz+6MHz的同步组合输出。// ----------------------------------------------------------------------------------// Copyright (c) 2007 by College of Communication Engineering,Chongqing University. // ----------------------------------------------------------------------------------// Project: //// ----------------------------------------------------------------------------------// File Name:CNGI_PLCP2TxPHY_SyncProc.v// Module://// Top Module://// ----------------------------------------------------------------------------------//// Major Functions: //// ----------------------------------------------------------------------------------//// Revision History :// ----------------------------------------------------------------------------------//?? Ver :| Author??????????? :| Mod. Date :| Changes Made:???? :| E-mail //?? V1.0 :| ZHAN