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实验报告模板实验二7段数码显示译码器
实验二 7段数码显示译码器
【实验目的】
设计七段显示译码器，并在实验板上验证
学习Verilog HDL文本文件进行逻辑设计输入；
学习设计仿真工具的使用方法；
【实验内容】
1．实现BCD/七段显示译码器的“ Verilog ”语言设计。
说明：7段显示译码器的输入为：IN0…IN3共5根， 7段译码器的逻辑表同学自行设计，要求实现功能为：输入“ 0…15 ”（二进制），输出“ 0…9…F ”（显示数码），输出结果应在数码管（共阴）上显示出来。
使用工具为译码器建立一个元件符号
设计仿真文件，进行验证。
编程下载并在实验箱上进行验证。
【实验原理】
七段数码管显示原理
【程序源代码】（加注释）
module led7(IN,led7);
input [3:0] IN;
output [6:0] led7;
reg [6:0] led7;
always @(IN)
begin
case(IN)
4b0000:led7=7b0111111;
4b0001:led7=7b0000110;
4b0010:led7=7b0011011;
4b0011:led7=7b1001111;
4b0100:led7=7b1100110;
4b0101:led7=7b1101101;
4b0110:led7=7b1111101;
4b0111:led7=7b0000111;
4b1000:led7=7b1111111;
4b1001:led7=7b1101111;
default:led7=7b0111111;
endcase
end
endmodule
【仿真和测试结果】
【实验心得和体会】
通过本次实验我熟悉了数码管的工作原理，熟悉了EDA的整个工作流程 ，也初步熟悉了硬件描述语言verilog HDL。
《电子设计自动化》实验报告
2011～2012学年 第 一 学期 2010级 电子信息工程 专业
班级：178 学号：201017814 姓名： 崔青青
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