1312201-203数字电子技术课程设计计划.docVIP

2013级电信工程专业数字电子技术课程设计计划书 一、本次课程设计目的 进一步学习和掌握数字电子电路的工作原理，培养学生设计电子电路的能力，学会使用Multisim12软件做仿真实验，修改、完善、验证和实现电路的设计方案。充分认识理论知识对应用技术的指导性作用，进一步加强理论知识与应用相结合的实践和锻炼。通过这次设计实践能够进一步加深对专业知识和理论知识学习的认识和理解，使自己的设计水平和对所学的知识的应用能力以及分析问题解决问题的能力得到全面提高。具体要求： 1、结合所学的的理论知识来完成课程设计2、学会在的课程设计中，熟悉设计以及集成的使用 图2秒脉冲发生器电路图 振荡周期T和振荡频率f的近似计算公式如下： TW1=(R1+R2)CIn2=0.7(R1+R2)C TW2=R2CIn2=0.7R2C T=TW1+TW2=0.7(R1+2R2)C 其中R1=91千欧 ，R2=130千欧 ，C=33nF T=1秒 3.2 计数器 计数器由两片74LS192同步十进制可逆计数器构成。它采用8421码二—十进制编码，并具有直接清零、置数、加/减计数功能。 74LS192的功能如表1所示： 表1 74LS192功能表 CPU CPD LD CR 操作 × × 0 0 置数 ↑ 1 1 0 加计数 1 ↑ 1 0 减计数 × × × 1 清零 74LS192的引脚图如下图3所示： 图3 74LS192引脚图 图中4、5脚分别是加计数、减计数的时钟脉冲输入端，11脚是异步并行置数控制端，12、13脚分别是进位、借位输出端，14脚是异步清零端，15、1、10、9脚是并行数据输入端，3、2、6、7脚是输出端。 计数器在计数时，利用借位输出端BO与下一级的CPD连接，实现计数器之间的级联，利用减计数CLR=0，且LD=1,CPU=1,实现计数器按8421码递减进行减计数。 利用预置数LD端实现异步置数。当LD=0时，不管CPU和CPD时钟输入端的状态如何，将使计数器的输出等于并行输入数据，即Q3Q2Q1Q0=D3D2D1D0。 减法计数电路原理图如图4所示： 图4 减法计数原理图 3.3 译码显示 通过74LS192芯片的4输入端进行异步置数，译码器件采用7段数码显示管，通过译码后按十进制码的形式进行输出显示。 3.4 报警电路 当减法计数器从24以单位秒脉冲依次减至00时，报警电路接收到报警信号，并且发出报警显示，即指示灯发亮。 3.5 辅助控制电路 完成计数器的启动、复位和暂停/连续计数功能。 控制电路由K1、K2两部分组成： （1）K1：启动按钮。K1处于断开位置时，计数器保持24秒状态不变，处于等待状态。当K1闭合时，计数器开始计数,当计数器递减计数到零时，报警电路发出光亮报警信号。 （2）K2：平动复位按钮。当按下K2时，不管计数器工作处于什么状态，计数器立即复位到预置数值，即24。 （3）K1：暂停按钮。当计数器在计数状态时，断开K1，计数器处于“暂停”状态，计数器暂停计数，显示器保持不变；当开关K1又闭合后，计数器处于“连续”状态，计数器继续计数。 整机电路如图5所示： 图5 整机电路原理图 4 系统调试与仿真结果 （1）组装调试秒脉冲发生器，使输出脉冲约为1HZ。 （2）预置计数器的计数，并进行组装和调试。当输入单位秒脉冲时钟信号时，电路能进行减计数，当减计数到00时，能输出低电平有效信号。 （3）调试报警电路。当信号输入为高电平有效时，指示灯有效变亮。 （4）辅助控制电路的调试。当闭合开关K1，断开开关K2，计数器能进行减法计数；当计数器在进行减法计数时，断开开关K1时，计数器能停止计数，并且显示数码管上的数字保持不变，处于“等待“状态，再次闭合开关K1，计数器处于“连续“状态，计数器继续计数；当闭合开关K2，不管计数器工作处于什么状态，计数器立即复位到预置数值，即24。 5 主要仪器和设备 Multisim10仿真软件 集成电路 74LS192—2片，74LS00—1片， NE555—1片，74LS04—1片,7428—3片，74LS11—1片。 电阻 91千欧—1只，130千欧—1只，10欧—1只，324欧—1只。 电容 30nF—1只，330uF—1只。 其它 指示灯—1只，七段数码显示器—2只，开关—2只。 6 设计体会与建议 1)、设计体会 首先，这次设计让我们能够把所学的理论知识应用于实践，大大提高了我们的动手能力，对我们所学的知识能够进一步熟悉和掌握。 通过这次对24秒倒计时计数器的设计与制作，让我了解了设计电路的程序，也让我了解了关于倒计时计数器的基本原理和设计理念。 要设计一个电路总要先设想一个可