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EDA出租车计时器设计程序
分频模块程序如下：（1024Hz频率信号）
library ieee;
use ieee.std_logic_1164.all;
entity fenpin is
port(clk:in std_logic;
newclk:out std_logic);
end entity fenpin;
architecture art of fenpin is
signal cnter:integer range 0 to 49000;
begin
process (clk)is
begin
if clkevent and clk=1then
if cnter=49000 then
cnter=0;
else cnter=cnter+1;
end if;
end if;
end process;
process(cnter)is
begin
if cnter=49000 then newclk=1;
else newclk=0;
end if;
end process;
end architecture art;
图3-1 分频模块图
分频模块程序如下：（32Hz频率信号）
library ieee;
use ieee.std_logic_1164.all;
entity fen is
port(clk:in std_logic;
newclk:out std_logic);
end entity fen;
architecture art of fen is
signal cnter:integer range 0 to 1600000;
begin
process (clk)is
begin
if clkevent and clk=1then
if cnter=1600000 then
cnter=0;
else cnter=cnter+1;
end if;
end if;
end process;
process(cnter)is
begin
if cnter=1600000 then newclk=1;
else newclk=0;
end if;
end process;end architecture art;
车速控制模块程序如下：
library ieee;
use ieee.std_logic_1164.all;
entity chesu is
port(clk:in std_logic;
k:in std_logic_vector(1 downto 0);
reset:in std_logic;
start:in std_logic;
newclk:out std_logic);
end entity chesu;
architecture art of chesu is
signal cnter:integer range 0 to 100;
begin
process(clk,reset,start,k)is
begin
if reset=1 then cnter=0;
elsif (clkevent and clk=1) then
if start=1 then
if k=00 then
if cnter=54 then cnter=0;
else cnter=cnter+1;
end if;
elsif k=01 then
if cnter=56 then cnter=0;
else cnter=cnter+1;
end if;
elsif k=10 then
if cnter=58 then cnter=0;
else cnter=cnter+1;
end if;
elsif k=11 then
if cnter=60 then cnter=0;
else cnter=cnter+1;
end if;
end if;
end if;
end if;
end process;
process(cnter,k)is
begin
if k=00 then
if cnter=54 then newclk=1;
else newclk=0;
end if;
elsif k=01 then
if cnter=56 then newclk=1;
else newclk=0;
end if;
elsif k=10 then
if cn
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