EDA实验实验报告2.docxVIP

微电子技术系 嵌入式8班 EDA实验实验报告 学 号： 2840710817 姓 名： 彭文勇 院 系： 微电子技术系 专 业： 嵌入式 教 师： 李 海 2010年12月 实验一 一位全加器的设计 实验地点：第二实验楼405 同组人员：孙腾坤 实验目的 通过次实验我们逐步了解、熟悉和掌握FPGA开发软件Quartus II的使用及Verilog HDL的编程方法。学习用Verilog HDL语言以不同的方式来描述1位全加器及电路的设计仿真和硬件测试。 二、实验原理和内容 本实验的内容是建立一个1位全加器。具体内容包括： 使用Quartus II建立工程、编写程序； 进行波形仿真验证； 进行硬件测试。 通过SmartSOPC试验箱上的按键KEY1~KEY3输入信号，分别为A、B和cin,并通过LED1~ＬＥＤ３指示相应的状态。输出Ｓｕｍ和ｃｏｕｔ通过LED7和LED8指示（灯亮表示输入或输出为“1”）。 三、实验步骤 （1）启动Quartus II建立一个空白工程，然后命名为full_add。 （2）新建Verilog HDL源文件full_add.v，输入程序代码并保存，然后进行综合编译。若在编译过程中发现错误，则找出并更正错误，直至编译成功为止，并生成图形符号文件full_add.bdf。 （3）波形仿真验证。 （4）新建图形设计文件命名为full_add.bdf并保存。 （5）选择目标器件并对相应的引脚进行锁定，我们选Altera公司Cyclone系列的EP1C6Q240C8芯片，引脚锁定方法参考实验书后面的附录A引脚分配。将为使用的引脚设置为三态输入（一定要设置否则可能损坏芯片）。 （6）将full_add.bdf设置为顶层实体。对该工程文件进行全程便已处理。若在编译过程中发现错误，则找出并更正错误，直至编译成功为止。 （7）将跳线短接帽调解到JP6的KEY1~KEY3、LED0~ＬＥＤ２、LED6和ＬＥＤ７，使KEY1~KEY3、LED１~ＬＥＤ３、LED７、 LED８与芯片对应的引脚相连。将Ａｌｔｅｒａ　ＢｙｔｅＢｌａｓｔｅｒＩＩ下载电缆线的两端分别ＰＣ机的并口和ＱｕｉｃｋＳＯＰＣ核心板上的ＪＴＡＧ下载口上，打开电源，自行下载命令，把程序下载到FPGA器件中。按下KEY1~KEY3，观察发光二极管LED１~ＬＥＤ３、LED7、LED8的状态。 四、实验数据与结果 主程序: module full_add(a, b, cin, sum, cout); input a, b, cin; output sum, cout; assign {cout,sum}=a+b+cin; endmodule 五、波形仿真截图 实验二 花样流水灯 实验时间： 2010、10 实验地点：二实验楼 405 同组人员：孙滕坤 实验目的 通过实验让学生进一步了解，熟悉和掌握CPLD/FPGA开发软件的使用方法及Verilog HDLde 编程方法；学习简单时序电路的设计和硬件测试。 实验原理和内容 建立可用于控制LED流水灯的简单硬件电路，要求在SmartSOPC实验箱上实现LED1-LED8发光二极管流水灯显示。 （1）在LED1-LED8引脚上周期性地输出流水数据 （2）int_div分频模块说明：int_div模块是一个占空比为50%的任意整数分频器。 实验步骤 1、启动QuartusⅡ建立一个空白工程并命名led_water.qpf。 2、新建Verilog HDL原程序文件ledwater.v，输入程序代码并保存，然后进行综合编译直至成功。 3、从设计文件创建模块，有ledwater.v成成名为ledwater.bsf的模块符号文件。 4、新建图形设计文件命名为led_water.bdf并保存。 选择目标器件并对相应的引脚进行锁定 5、将led_water.bdf设置为顶层实体。对该工程进行全程编译处理直到成功。连接跳线短接帽跳接到SmartSOPC实验箱上JP6的LED0-LED7,连接核心板上的JTAG下载口，开电源，执行下载命令，观察结果。 更改分频模块的分频系数，并重新编译观察变化。 实验数据与结果 module led_water (led,clk); output[7:0] led; input clk; reg[8:0] led_r; assign led=led_r[7:0]; always @(posedge clk) begin led_r[7:4]=led_r[7:4]1; led_r[3:0]=led_r[3:0