通信与信号处理设计实例.ppt

【例13.1】 n为5反馈系数Ci＝(45)8的m序列发生器 module m_sequence(clr,clk,m_out); input clr,clk; output reg m_out; reg[4:0] shift_reg; always @(posedge clk or negedge clr) begin if(~clr) begin shift_reg=0; end //异步复位，低电平有效 else begin shift_reg[0] = shift_reg[2] ^ shift_reg[4]; shift_reg[1] = shift_reg[0]; shift_reg[2] = shift_reg[1]; shift_reg[3] = shift_reg[2]; shift_reg[4] = shift_reg[3]; //上面4条语句等价于shift_reg[4:1]=shift_reg[3:0]; m_out = shift_reg[4]; end end endmodule 【例13.2】 n为5反馈系数Ci分别为(45)8，(67)8，(75)8的m序列发生器 module m_seq5(clr,clk,sel,m_out); input clr,clk; output reg m_out; reg[4:0] shift_reg; input[1:0] sel; //设置端，用于选择反馈系数 always @(posedge clk or negedge clr) begin if(~clr) begin shift_reg=0; end //异步复位，低电平有效 else begin case (sel) 2b00: begin //反馈系数Ci为(45)8 shift_reg[0]=shift_reg[2] ^ shift_reg[4]; shift_reg[4:1]=shift_reg[3:0]; end 2b01: begin //反馈系数Ci为(67)8 shift_reg[0]=shift_reg[0] ^ shift_reg[2] ^ shift_reg[3] ^ shift_reg[4]; shift_reg[4:1]=shift_reg[3:0]; end 2b10: begin //反馈系数Ci为(75)8 shift_reg[0]=shift_reg[0] ^ shift_reg[1] ^ shift_reg[2] ^ shift_reg[4]; shift_reg[4:1]=shift_reg[3:0]; end default: shift_reg=5bX; endcase m_out = shift_reg[4]; end end endmodule 13.2 Gold码 Gold码是Gold于1967年提出的，它是用一对优选的周期和速率均相同的m序列模2加后得到的。 【例13.3】 n为5反馈系数Ci分别为(45)8和(57)8的Gold码序列发生器 module gold(clr,clk,gold_out); input clr,clk; output gold_out; reg[4:0] shift_reg1,shift_reg2; assign gold_out=shift_reg1[4] ^ shift_reg2[4]; //两个m序列异或 always @(posedge clk or negedge clr) begin if(~clr) begin shift_reg1=5b00001; shift_reg2=5b00001; end //异步复位 else begin shift_reg1[0]=shift_reg1[2] ^ shift_reg1[4]; //反馈系数Ci为(45)8 shift_reg1[4:1]=shift_reg1[3:0]; shift_reg2[0]=shift_reg2[1] ^ shift_reg2[2] ^ shift_reg2[3] ^ shift_reg2[4]; //反馈系数Ci为(57)8 shift_reg2[4:1]=shift_reg2[3:0]; end end endmodule 13.7 FIR数字滤波器 直接型结构