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《EDA》综合设计报告 题目：dds正弦波信号发生源 班级：测量12301 学号姓名：李博文 地点：工业中心EDA机房 2014年 一．课题设计简介 DDS是一种以全数字技术从相位概念出发直接合成所需波形的一中频率合成技术。目前使用最广泛的方式是利用高速存储器做查找表，然后通过高速DAC输出已经用数字形式存入的正弦波。 二．课题设计具体思路（包括设计的原理图，主要源程序及注释） DDS信号源正弦波的合成由dds_fen,dds_sin,dds_rom三部分组成 总体设计框图如图1。 图1 (1)端口说明 Clk:系统时钟 Clr:清零信号 Datain[19..0]:设定频率值 Dataout[7..0]:频率输出 (2) dds_fen模块 根据需要生成的频率信号，产生对应的时钟信号，是DDS设计的核心部分。clk为系统时钟，clr为清零信号，datain为所需频率值。该模块根据datain提供的频率值，产生对应的后续模块的时钟信号。在后续正弦波所需模块中需要提供的时钟信号为所需频率的64倍，通过相位累加产生模块中需要。 dds_fen模块的VHDL原代码如下 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY dds_fen IS GENERIC(WIDTH:INTEGER:=20; clk_k:INTEGER:; PORT(clk,clr:IN STD_LOGIC; datain:IN STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0); clk_out:OUT STD_LOGIC); END; ARCHITECTURE one OF dds_fen I BEGIN data_c=datain000000; PROCESS(clk,clr,datain) BEGIN IF clr=1 THEN q=0; ELSIF clkEVENT AND clk=1 THEN IF qclk_k-CONV_INTEGER (data_c) THEN q=q+CONV_INTEGER (data_c); clk_out_c=0; ELSE q=0; clk_out_c=1; END IF; END IF; END PROCESS; clk_out=clk_out_c; END; （3）dds_sin模块实现正弦波地址数据输出， 模块的VHDL原代码如下 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY dds_sin IS GENERIC(WIDTH:INTEGER:=6; depth:INTEGER:=64); PORT(clk,clr:IN STD_LOGIC; q:OUT STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0)); END; ARCHITECTURE one OF dds_sin IS SIGNAL q1:INTEGER RANGE 0 TO (depth-1); BEGIN PROCESS(clk,clr) BEGIN IF clr=1 THEN q1=0; ELSIF clkEVENT AND clk=1 THEN IF q1(depth-1) THEN q1=q1+1; ELSE q1=0; END IF;