8086系统设计资料.doc

第1节 8086的支持芯片 ???????????????????????????????????????????????????????????????????????????????????????????????? 第七章　8086系统设计　　由微处理器组成的微型计算机，一般包括CPU系统，存储器，定时电路，I/O接口电路以及连接各部分的系统n总线等几大部分。而CPU系统除了核心器件微处理器之外，还应有保证CPU正常运行及与存储器和I/O接口相匹配的各种外围芯片，如时钟发生器，总线驱动和控制器，地址锁存器，数据收发器及系统等待控制电路 等，有的还需要协处理器或I/O处理器组成多处理机系统。　　本章首先介绍由8086CPU组成的CPU系统，然后介绍组成微型机系统所需定时电路，接口电路及总线等。 第一节 8086的支持芯片　 　　为了用8086处理器组成计算机系统，Intel公司设计了一系列支持芯片，本节介绍组成系统所必须的支持芯片,它们是时钟发生器/驱动器8284，8位输入/输出锁存器8282/8283（或74LS373),8位总线收发器8286/8287 (或84LS245),总线控制器8288。 §7.1.1　8284时钟发生器/驱动器　 　　 在8086CPU内部没有有时时钟发生器，当组成微型机系统时，所需的时钟信号由外部时钟发生器提供。 8284是专门为8086设计的时钟发生器/驱动器。在8284中，不仅有时钟信号发生器，还有复位信号RESET和 准备好信号READY产生电路，这些电路分别向8086系统提供时钟信号CLK，复位信号RESET和准备好信号READY ，还可向外界提供晶振信号OSC以及外围芯片所需的时钟信号PCLK。　　1.8284的引脚　　8284是双列直插式18脚组件，其引脚分配如图7-1所示。其功能为：??????????????????????????????????????????????????????????????????????　　X1，X2：晶振输入端。　　ASYNC：READY同步选择输入。ASYNC信号决定READY的同步方式。当ASYNC为低电平时，提供两级READY同步 ，若ASYNC为高电平时，提供一级READY同步。　　EFI：外来时钟输入端。当F/C接高电平时，由EFI端输入外来时钟。 输入时钟信号的频率为系统时钟CLK的三倍。　　F/C：时钟源选择输入端。若F/C 接低电平，则系统时钟CLK由晶体振荡器产生；若F/C接高电平，则CLK 由外来时钟产生。　　OSC：晶振输出端。输出频率为晶振频率，TTC电平。　　CLK：提供给整个计算机系统的时钟信号，所以称为系统时钟。CLK的频率是晶体震荡器频率或EFI端输入频率 1/3，占空比为33%。　　PCLK：为外设提供的输出时钟信号，频率是CLK的1/2，占空比为50%。　　RES:复位输入端，低电平有效。用于产生8086的RESET信号。由于8284 内部具有斯密特整形电路，因此RES可以是缓慢变化的脉冲信号，它经 8284内部电路整形而获得较陡的复位信号RESET。　　RESET：提供给8086及整个系统的复位信号，高电平有效，其宽度由RES 决定。　　AEN1,AEN2 :对应RDY1，RDY2的允许控制信号，低电平 有效。当AEN1为低电平时，RDY1 起作用，AEN2为低电平时，RDY2 起作用。在单CPU系统中AEN应接低电平，在多系统中，用这两个信号。　　RDY1，RDY2：RDY高电平有效的输入信号。 可由系统总线的设备产生，它有效表示数据已收到或数据可以使用。　　CSYNC：同步输入信号。用来使多个8284同步，以提供同步的CLK信号。CSYNC为高电平时，内部计数器复位 ；CSYNC为低电平时，才允许内部计数器计数。　　2。8284的内部结构及工作原理　　8284内部结构如图7-2所示。由CLK时钟信号产生电路，RESET复位信号产生电路及READY信号产生电路等组成。?????????????????????????????????????????????????????????????????????????????????　　(1).时钟电路 时钟发生电路由晶体振动器和分频器组成.当F/C脚接低电平时,它选择 晶体振荡器作为频率源,时钟频率由跨结接在X1,X2端晶体控制,振動器产生的脉冲 信号,经三分频后,成为占空比33%的时钟CLK.同时振荡器脉冲信号直接经反相器 产生OSC信号输出.CLK经二分频得到占空比为50%的PCLK信号.OSC和PCLK都可作为 外围电路的时钟.当F/C接高电平时,它选择外来脉冲信号源,由EFI端输入,用和上述 相同的方法产生