第四部分：时序约束与分析ppt.ppt

时序约束与时序分析 ●时序约束与时序分析基础 ●设置时序约束的常用方法 ●高级时序分析 ●最小化时序分析 ●使用TCL工具进行高级时序分析 4.1时序约束与时序分析基础 FPGA设计常用的约束主要分为三大类： ●时序约束 规范设计的时序行为，满足设计条件，指导综合和布局布线阶段的优化算法； ●区域与位置约束 主要用于指定芯片IO脚位置以及指导实现工具在芯片特定的物理区域进行布局布线； ●其他约束 泛指目标芯片型号、电气特性等约束属性。 4.1时序约束与时序分析基础 时序约束的作用： （1）提高设计的工作频率 对数字电路而言，提高工作频率至关重要。通过附加约束可以控制逻辑的综合、映射、布局和布线，从而提高工作频率。 （2）获得正确的时序分析报告 Quartus II 内嵌STA（Static Timing Analysis）静态时序分析工具。分析每个时序路径的延迟，可计算设计的最高频率，发现时序违规（Timing Violation）。 4.1时序约束与时序分析基础 设计中常用的时序概念： 周期、最大时钟频率、时钟建立时间、时钟保持时间、时钟到输出延时、管脚到管脚延时、Slack和时钟偏斜。 运行时序分析的方法： 1、直接进行全编译（Full compilation） 2、运行命令 processing?start?start Timing Analysis 3、使用Tcl脚本（Scripts）运行时序分析工具 4.1时序约束与时序分析基础 在静态时序分析（STA）报告中，主要包括： 1、Timing Analyzer Setting（时序分析设置） 2、 Timing Analyzer Summary（时序分析概要） 3、Clock Setup（时钟建立关系） 4、 Clock Hold（时钟保持关系） 5、tsu（输入建立时间） 6、th（输入保持时间） 7、 tco（时钟到输出延时） 8、tpd（管脚到管脚延时） 9、Minimum tpd tco（最小的tpd 和tco） 4.1.1周期与最高频率 4.1.1周期与最高频率 4.1.2 Quartus工具分析 4.1.2 Quartus工具分析 4.1.2 Quartus工具分析 4.1.2 Quartus工具分析 4.1.3 时钟建立时间 4.1.4 时钟保持时间 4.1.5 时钟输出延时 4.1.6 引脚到引脚的延时 4.1.7 时序裕量Slack 4.1.7 时序裕量Slack 4.1.7 时序裕量Slack 4.1.8 时钟偏斜 4.3高级时序分析 ●时序约束与时序分析基础 ●设置时序约束的常用方法 ●高级时序分析 ●最小化时序分析 ●使用TCL工具进行高级时序分析 4.2 设置时序约束的常用方法 可以进行 那些 时序约束设置？ 内部 时序约束设置 I/O 时序约束设置 最大 时序约束设置 最小 时序约束设置 全局 时序约束设置 单个节点或模块 时序约束设置 4.2 设置时序约束的常用方法 先 进行全局设置，再 进行单个设置 单个设置的 优先级别 高于 全局设置（在2者冲突的情况下） 方法： 通过菜单窗口 设置: Assignments-Time Setings Assignments-Setings- Timing Require Options 通过修改“.QSF”文件设置 4.2.1 指定全局时序约束 4.2.1 指定全局时序约束 4.2.1 指定全局时序约束 4.2.1 指定全局时序约束 4.2.1 指定全局时序约束 4.2.1 指定全局时序约束 4.2.1 指定全局时序约束 4.2.2 指定个别时序约束 4.2.2 指定个别时序约束 4.2.2 指定个别时序约束 4.2.2 指定个别时序约束 4.2.2 指定个别时序约束 4.2.2 指定个别时序约束 4.2.1 指定个别时序约束 4.2.1 指定个别时序约束 4.2.1 指定个别时序约束 4.2.1 指定个别时序约束 4.2.1 指定个别时序约束 4.2.1 指定个别时序约束 4.2.1 指定个别时序约束 4.2.2 指定个别时序约束 4.2.2 指定个别时序约束 4.2.2 指定个别时序约束 4.2.2 指定个别时序约束 4.2.2 指定个别时序约束 时序约束与时序分析 ●时序约束与时序分析基础 ●设置时序约束的常用方法 ●高级时序分析 ●最小化时序分析 ●使用TCL工具进行高级时序分析 4.3高级时序分析 -4.3.1 时钟偏斜 -4.3.2 多时钟域 -4.3.3