实验八数字电路功能与实现重点.doc

实验八 数字电路功能与实现 本章运用FPGA来完成数字电路的功能实现。数字电路实验主要包括4位全加器、触发器、8位计数器、8位乘法器、锁存器、7段数码管显示译码器以及七人投票表决器，文中介绍了实验原理、ISE功能仿真、chipscope在线观测与调试。 8.1 4位全加器实验 1． 实验原理 全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位。 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如图8-1所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 图8-1 四位串行加法器原理 图8-1中，A和B为加法器的输入位串，对于四位加法器则位宽为4位，D为加法器输出位串，和输入位串相同，C为进位输入( Ci ) 或输出 ( Co )。 全加器的真值表如下所示。 表8-1 全加器的真值表 输入 输出 Xi Yi Ci-1 Si Ci 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 实现代码为： module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 2. 实验目的 （1） 熟悉 ISE9.1 开发环境，掌握工程的生成方法； （2） 熟悉 SEED-XDTK XUPV2Pro 实验环境； （3） 了解 Verilog HDL语言在 FPGA 中的使用； （4） 了解4位全加器的Verilog HDL语言实现。 3. 实验内容 （1）用Verilog HDL语言设计4位全加器，进行功能仿真验证； （2）使用chipscope-Pro 生成 ILA/ICON 核，在线观测调试。 4. 实验准备 （1）将 USB 下载电缆与计算机及 XUPV2Pro 板的 J8 连接好； （2）将 RS232 串口线一端与计算机连接好，另一端与板卡的 J11 相连接； （3）启动计算机后，将 XUPV2Pro 板的电源开关 SW11 打开到 ON 上。观察 XUPV2Pro 板上的＋2.5V，＋3.3V，＋1.5V 的电源指示灯是否均亮，若有不亮的，请断开电源，检查电源； 5. 实验步骤 （1）创建工程及设计输入 1） 在E：\project\目录下，新建名为count8的新工程； 器件族类型（Device Family）选择“Virtex2P” 器件型号（Device）选“XC2VP30 ff896 -7” 综合工具（Synthesis Tool）选“XST (VHDL/Verilog)” 仿真器（Simulator）选“ISE Simulator” 2）设计输入，在源代码窗口中单击右键，在弹出的菜单中选择New Source，在弹出的对话框中选择Verilog Moudle ，在右端的File name 中输入源文件名adder4，下面各步点next，然后在弹出的源代码编辑框内输入前面所示的源代码并保存即可。 （2) 功能仿真 1）在sources窗口sources for中选择Behavioral Simulation； 2）由Test Bench WaveForm添加激励源，如下图所示。 图8-2 波形激励编辑窗口 然后在processes窗口中点击simulater behavioral model即开始仿真，仿真结果如下： 图8-3 仿真结果 从图中可以验证由Verilog HDL语言设计的4位全加器的工作是正确的。由于此全加器没有时钟输入，所以不必进行User Constraints。 （3）用chipscope进行在线调试 这里使用的是核生成法。 生成chipscope核 代码比较简单，这里只需要ICON和VIO这两个核即可。打开chipscope pro core generator，下面的8-4图至8-6图是ICON核的生成过程，8-7图至8-8图是VIO核的生成过程。 图8-4 操作示意 图8-5操作示意 在output