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4 硬件描述语言VHDL 4.1 概述 4.2 VHDL语言程序的基本结构 4.3 VHDL语言要素 4.4 VHDL语句及基本描述方法 4.5 常用电路描述 4.6 有限状态机 4.1 概述4.1.1 VHDL语言的由来 VHDL语言与Verilog HDL语言 4.1.2 VHDL语言特点 4.1.3 Verilog HDL语言 4.1.4 其它HDL语言 （1）ABEL-HDL （2）AHDL （3）Superlog （4）SystemC 4.1.5 VHDL语言学习注意事项 4.1.6 本节主要内容 4.2 VHDL语言程序的基本结构 引言 4.2.1 实体（Entity） 4.2.2 构造体（ ARCHITECTURE ） 4.2.3 库（LIBRARY） 4.2.4 程序包 4.2.5 配置语句（ CONFIGURATION ） 引言 一个VHDL设计由若干个VHDL文件构成； 每个相对完整的VHDL文件由以下几个部分组成： 实 例： 4.2.1 实体（Entity） 4.2.2 构造体(Architecture) 4.2.3 库（Library） 4.2.4 程序包 4.2.5 配置 4.3 VHDL语言要素 4.3.1 标识符(identifiers) 4.3.2 VHDL语言操作符 4.3.3 数据对象 4.3.4 数据类型（Data Types） 4.3.5 VHDL属性(Attribute) 4.3.1 标识符  4.3.2 VHDL语言操作符 4.3.3 数据对象 例子： 4.3.4 数据类型 4.3.5 VHDL属性(Attribute) 4.4 VHDL语句及基本描述方法 4.4.1 顺序语句 4.4.2 并行语句 4.4.3 VHDL基本描述方法 4.4.1 顺序语句 （1）赋值语句 （2）IF_THEN_ELSE语句 （3）CASE_WHEN语句 （4）LOOP语句 （5）NULL语句 4.4.2 并行语句 （1）进程语句(PROCESS) （2）块语句（BLOCK） （3）并行信号赋值语句 （4）生成语句（GENERATE） （5）元件例化语句 （6）并行过程调用语句 4.4.3 VHDL基本描述方法 4.5 常用电路描述 4.5.1 基本门电路 4.5.2 组合逻辑电路 4.5.3 时钟边沿描述 4.5.4 基本触发器电路 4.5.5 时序电路 4.5.1 基本门电路 （1）2输入与非门 （2）2输入或非门 （3）反相器 （4）2输入异或门 4.5.2 组合逻辑电路 （1）加法器（13位全加器、BCD码加法器） （2）译码器 （3）编码器 （4）比较器 （5）数据选择器 （6）奇偶校验电路 （7）三态输出电路 4.5.3 时钟边沿描述 （1）用VHDL语言预定义信号属性的描述 （2）用STD_LOGIC逻辑预先定义的函数来描述 4.5.4 基本触发器电路 （1）异步复位置位（低有效）D触发器 （2）同步复位置位（低有效）负跳变D触发器 （3）异步复位同步置位（低有效）D触发器 4.5.5 时序电路 （1）移位寄存器 （2）M=60计数器 4.6 有限状态机 有限状态机（FSM，Finite State Machine）就是状态在有限的范围内转换，简称状态机。 使用枚举类型来表示状态机的状态，并使用两个进程来描述状态机：其中一个进程描述状态机的时序逻辑部分，另一个进程描述组合逻辑部分（包括状态转移和逻辑输出）。 状态机常分为以下两种类型： Moore型：输出仅是当前状态的函数。 Mealy型：输出是当前状态和所有输入信号的函数。 几点说明： ——用STD_LOGIC逻辑预先定义的函数来描述时钟沿的变化简单； ——只适用于STD_LOGIC逻辑。 ——元件声明时，一定要用原元件定义时的端口名，不能变动。若用到库中的元件，如OR2，在不知原端口名称的情况下，建议重编写OR2_NEW。但必须另起文件名。 例：比较两个两位数的大小，若相等EQU=1。（结构Structual描述/网表Netlist描述）。 --元件例化 --新编元件声明 --新编元件声明 --结构(网表)描述 略 VHDL有三种基本描述方法： 结构描述（Structural）：也称为网表（Netlist ）描述。它反映了一个设计中硬件方面特征，表达了内部元件间连接关系。使用元件例化来描述。 数据流描述（Dataflow）：也称为方程（Equation ）描述。它反映了一个设计中输入