EDA技术和工具第九讲.ppt

EDA 技术和工具 Electronic Design Automation: Techniques and Tools 后端设计（layout） 熊晓明 xmxiong@ 2013年 contents 集成电路设计和EDA ASIC设计流程 前端设计 工艺库 HDL 逻辑综合与优化 各项设计指标的平衡（trade-off） 测试设计（DFT） 后端设计（layout） 实体综合（physical compiler） ECO和Manual Editing 动态时序仿真 静态时序分析 版图验证（Design Rule Checking) 后端设计、物理设计、实体设计 （physical design、backend design 、layout） 感谢： Prof. Ernest S. Kuh of UC, Berkeley 参考书 数字集成电路物理设计 (国家集成电路工程领域工程硕士系列教材) 作　　者： 陈春章//艾霞//王国雄 出 版 社： 科学出版社 出版时间： 2008年08月 印刷时间： 2008年08月 I S B N ： 9787030220318 参考书 VLSI Physical Design: From Graph Partitioning to Timing Closure [精装] Andrew B. Kahng (作者), Jens Lienig (作者), Igor L. Markov (作者), Jin Hu (作者) 出版社:Springer; Edition. (2010年12月1日) 精装:324页 语种：英语 ISBN:904819590X 物理设计 工具： IC Compiler 内容： partitioning、floorplanning placement clock tree synthesis routing 物理设计 物理设计 物理设计 CTS流程 时钟树综合总结 * Clock_opt 完成之后，一般都应该使用一个命令psynopt去做一次增量优化，psynopt这个命令的作用就是在原有基础上做增量优化。 在placement阶段，place_opt之后，也需要用psynopt做一次增量优化，可以参考看run_icc_record.tcl脚本。 在做完CTS之后，实验中也就是跑完run_icc_record.tcl里面至CTS部分结束，可以报出时序信息，通过以下命令报时序信息： report_constraint –all 报出所有时序违规（violations），我们暂且只关注setup违规，setup违规直接制约频率能跑多高，对于hold的违规只需要通过插buffer增加延时就可以解决。 report_clocks 报出时钟的信息 report_timing –from -to 报出具体路径的时序信息 以上命令都可以加-help选项查看帮助信息，如report_timing –help 想查看一个命令的详细用法，可以man 命令,如man report_timing 时钟树综合(CTS) Fall 2010 Electronic Design Automation Floorplanning Problem Given circuit modules (or cells) and their connections, determine the approximate location of circuit elements Consistent with a hierarchical / building block design methodology Modules (result of partitioning): Fixed area, generally rectangular Fixed aspect ratio ? hard macro (aka fixed-shaped blocks)fixed / floating terminals (pins)Rotation might be allowed / denied Flexible shape ? soft macro (aka soft modules) (w1,h1) (wN,hN) IV-* Fall 2010 Electronic Design Automation Floorplanning (cont.) Objectives: Minimize area Determine best shape of soft modules Minimize total wi