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半导体物理与器件物理Semiconductor Physics and Device Physics 主要教材: 《半导体物理学》，刘恩科，朱秉升，罗晋生，电子工业出版社，2008年11月第7版 《半导体器件物理与工艺》，施敏著，赵鹤鸣，钱敏，黄秋萍译，苏州大学出版社，2002年12月第1版 主要参考书： 《半导体物理与器件》（第三版），Donald A. Neamen著，电子工业出版社 《现代半导体器件物理》，施敏，科学出版社，2001年 《集成电路器件电子学》，R. S. Muller, T. I. Kamins, M. Chan著，王燕等译，电子工业出版社，2004年第3版 Outline Part 1: 半导体物理学 Part 2: 半导体器件物理学 Part 1: 半导体物理学 半导体中的电子状态 半导体中杂质和缺陷能级 半导体中载流子的统计分布 半导体的导电性 非平衡载流子 pn结 金属和半导体的接触 半导体表面与MIS结构 工学 （08） 等比例缩小(Scaling-down)定律 1974; Dennard; 基本指导思想是：保持MOS器件内部电场不变：恒定电场规律，简称CE律 等比例缩小器件的纵向、横向尺寸，以增加跨导和减少负载电容，提高集成电路的性能 电源电压也要缩小相同的倍数 恒定电压等比例缩小规律(简称CV律) 保持电源电压Vds和阈值电压Vth不变，对其它参数进行等比例缩小 按CV律缩小后对电路性能的提高远不如CE律，而且采用CV律会使沟道内的电场大大增强 CV律一般只适用于沟道长度大于1?m的器件，它不适用于沟道长度较短的器件。 A、 特征尺寸继续等比例缩小，晶圆尺寸增大（主要影响集成度、产量和性价比） B、 集成电路(IC)将发展成为系统芯片(SOC)（主要影响功能） C 、微电子技术与其它领域相结合将产生新的产业和新的学科，例如MEMS、DNA芯片等（主要影响功能和新兴交叉增长点） A、微电子器件的特征尺寸继续缩小 第一个关键技术：微细加工 目前0.25?m、0.18? m 、0.13? m、 0.11? m、90nm等已相继开始进入大生产 90nm以下到45nm关键技术和大生产技术也已经完成开发，具备大生产的条件，有的已经投产 当然仍有许多开发与研究工作要做，例如IP模块的开发，为EDA服务的器件模型模拟开发以及基于上述加工工艺的产品开发等 在45nm以下？极限在哪里？22 nm? Intel, IBM… 10nm ? Atomic level? SOC是从整个系统的角度出发，把处理机制、模型算法、芯片结构、各层次电路直至器件的设计紧密结合起来，在单个芯片上完成整个系统的功能 SOC必须采用从系统行为级开始自顶向下(Top-Down)地设计 SOC的优势 嵌入式模拟电路的Core可以抑制噪声问题 嵌入式CPU Core可以使设计者有更大的自由度 降低功耗，不需要大量的输出缓冲器 使DRAM和CPU之间的速度接近 SOC与IC组成的系统相比，由于SOC能够综合并全盘考虑整个系统的各种情况，可以在同样的工艺技术条件下实现更高性能的系统指标 采用界面综合(Interface Synthesis)技术和0.35?m工艺设计系统芯片，在相同的系统复杂度和处理速率下，能够相当于采用0.25 ~ 0.18?m工艺制作的IC所实现的同样系统的性能 与采用常规IC方法设计的芯片相比，采用SOC完成同样功能所需要的晶体管数目可以有数量级的降低 SOC的三大支持技术 软硬件协同设计：Co-Design IP技术 界面综合(Interface Synthesis)技术 2) IP技术 软IP核：Soft IP (行为描述) 固IP核：Firm IP (门级描述，网单) 硬IP核：Hard IP(版图) 通用模块 CMOS DRAM 数模混合：D/A、A/D 深亚微米电路优化设计：在模型模拟的基础上，对速度、功耗、可靠性等进行优化设计 最大工艺容差设计：与工艺有最大的容差 半导体产业的发展 Chipless 设计 与 制作 的分工 Fabless Foundry 系统设计师介入IC设计 IP设计 与 SoC 的分工 Chipless IP的特点 复用率高 易于嵌入 实现优化 芯片面积最小 运行速度最高 功率消耗最低 工艺容差最大 SoC 设计示意 3）Interface Synthesis IP + Glue Logic (胶连逻辑) 面向IP综合的算法及其实现技术 C、MEMS技术和DNA芯片 微电子技术与其它学科结合，诞生出一系列崭新的学科和重大的经济