单片机内部结构和工作原理研讨.ppt

A 由上图可见，P0引脚由锁存器、输入缓冲器、切换开关、一个与非门、一个与门及场效应管驱动电路构成。再看图的右边，标号为P0.X引脚的图示，也就是说P0.X引脚可以是P0.0到P0.7的任何一位，即在P0口有8个与上图相同的电路组成。 1.P0作为I/O口使用时的工作原理 P0口作为I/O引脚使用时，多路开关的控制信号为0（低电平），多路开关的控制信号同时与与门的一个输入端是相接的，我们知道与门的逻辑特点是“全1出1，有0出0”那么控制信号是0的话，这时与门输出的也是一个0（低电平），与门的输出是0，V1管就截止，在多路控制开关的控制信号是0（低电平）时，多路开关是与锁存器的Q非端相接的（即P0口作为I/O口线使用）。 P0口用作I/O口线，其由数据总线向引脚输出（即输出状态Output）的工作过程为：当写锁存器信号CP有效，数据总线的信号→锁存器的输入端D→锁存器的反向输出端→多路开关→V2管的栅极→V2的漏极到输出端P0.X。前面我们已经讲了，当多路开关的控制信号为低电平0时，与门输出为低电平，V1管是截止的，所以作为输出口时，P0是漏极开路输出，类似于OC门，当驱动上接电流负载时，需要外接上拉电阻。 (1) 读引脚 读芯片引脚上的数据，读引脚数时，读引脚缓冲器打开（即三态缓冲器的控制端要有效），通过内部数据总线输入，如图2-7箭头所示。 (2)读锁存器 通过打开读锁存器三态缓冲器读取锁存器输出端Q的状态，如图2-8箭头所示。 在输入状态下，从锁存器和从引脚上读来的信号一般是一致的，但也有例外。例如，当从内部总线输出低电平后，锁存器Q＝0，Q非＝1，场效应管T2开通，引脚呈低电平状态。此时无论端口在线外接的信号是低电乎还是高电平，从引脚读入单片机的信号都是低电平，因而不能正确地读入端口引脚上的信号。又如，当从内部总线输出高电平后，锁存器Q＝1，Q非＝0，场效应管T2截止。如外接引脚信号为低电平，从引脚上读入的信号就与从锁存器读入的信号不同。为此，89C51单片机在对引脚P0～P3的输入操作上，有如下约定：凡属于读-修改-写方式的指令，从锁存器读入信号，其它指令则从端口引脚在线读入信号。 读-修改-写指令的特点是:从端口输入(读)信号，在单片机内加以运算(修改)后，再输出(写)到该引脚上。这样安排的原因在于读-修改-写指令需要得到端口原输出的状态，修改后再输出，读锁存器而不是读引脚，可以避免因外部电路的原因而使原引脚的状态被读错。 2. 作为地址/数据复用口使用时的工作原理 在访问外部内存时P0口作为地址/数据复用口使用。这时多路开关“控制”信号为“1”，“与门”解锁，“与门”输出信号电平由“地址/数据”线信号决定；多路开关与反相器的输出端相连，地址信号经“地址/数据”线→反相器→V2场效应管栅极→V2漏极输出。 例如：控制信号为1，地址信号为“0”时，与门输出低电平，V1管截止；反相器输出高电平，V2管导通，输出引脚的地址信号为低电平。如图2-9所示。 反之，控制信号为“1”、地址信号为“1”，“与门”输出为高电平，V1管导通；反相器输出低电平，V2管截止，输出引脚的地址信号为高电平。如图2-10所示。 可见，在输出“地址/数据”信息时，V1、V2管是交替导通的，负载能力很强，可以直接与外设内存相连，无须增加总线驱动器。 P0口又作为数据总线使用。在访问外部程序内存时，P0口输出低8位地址信息后，将变为数据总线，以便读指令码（输入）。 在取指令期间，“控制”信号为“0”，V1管截止，多路开关也跟着转向锁存器反相输出端Q非；CPU自动将0FFH即向D锁存器写入一个高电平‘1’）写入P0口锁存器，使V2管截止，在读引脚信号控制下，通过读引脚三态缓冲器电路将指令码读到内部总线。如图2-11所示。 如果该指令是输出数据，如MOVX @DPTR，A（将累加器的内容通过P0口数据总线传送到外部RAM中），则多路开关“控制”信号为‘1’，“与门”解锁，与输出地址信号的工作流程类似，数据据由“地址/数据”线→反相器→V2场效应管栅极→V2漏极输出。 如果该指令是输入数据（读外部数据存储器或程序内存），如MOVX A，@DPTR（将外部RAM某一存储单元内容通过P0口数据总线输入到累加器A中），则输入的数据仍通过读引脚三态缓冲器到内部总线，其过程类似于上图2-11中的读取指令码流程图。 通过以上的分析可以看出，当P0作为地址/数据总线使用时，在读指令码或输入数据前，CPU自动向P0口锁存器写入0FFH，破坏了P0口原来的状态。因此，不能再作为通用的I/O引脚