第5章基本逻辑电路设计汇编.ppt

5.5 小结 在本章中，首先讲解了组合逻辑电路、时序逻辑电路的设计方法，通过实例详细说明如何使用VHDL语言描述逻辑电路。然后主要讨论了有限状态机的描述方法，提出了依据模板编写程序的方法。最后讲解了交通信号控制器的设计方法。 第5章 基本逻辑电路设计 基本逻辑电路是数字系统设计中最基本的模块。为了使读者深入理解使用VHDL语言描述数字电路的方法，本章以基本逻辑电路的设计为例，通过有针对性的具体电路，帮助读者完善VHDL的基础知识，从而提高描述和设计数字电路的能力。在本章中，将介绍组合逻辑电路、时序逻辑电路和有限状态机电路的设计方法。 5.1 组合逻辑电路设计 组合逻辑电路是一种不含存储元件的电路，其输出完全由输入决定。如果使用进程的话，输入信号都是进程的敏感信号。本节介绍的组合逻辑电路包括门电路、三态门电路、总线缓冲器、编码器、译码器、多路数据选择器和多路数据分配器。 5.1.1 门电路设计 门电路种类较多，我们设计一个二输入与非门、一个二输入或非门和计一个二输入异或门，其电路的符号，如图5.1所示。 5.1.1 门电路设计 1．使用逻辑运算符的描述方法 LIBRARY IEEE; //库调用 USE IEEE.STD_LOGIC_1164.ALL; ENTITY GATE IS //实体部分，用于电路外部接口描述 PORT (A,B:IN STD_LOGIC; //定义外部输入端口 Ynand,Yor,Yxor:OUT STD_LOGIC); //定义外部输出端口 END GATE; ARCHITECTURE one OF GATE IS //结构体部分，用于电路功能描述 BEGIN Ynand =A NAND B; //与门输出 Ynor =A NOR B; //或门输出 Yxor =A XOR B; //异或门输出 END one; 5.1.1 门电路设计 2．使用真值表的描述方法 真值表反映了组合逻辑电路中输出和输入的逻辑关系，因此可以用真值表来实现组合逻辑电路的设计。上述三种门电路真值表，如表5.1所示。 输入 输出 A B Ynand Ynor Yxor 0 0 1 1 0 0 1 1 0 1 1 0 1 0 1 1 1 0 0 0 5.1.2 三态门及总线缓冲器设计 三态门是驱动电路常用到的器件，其输出除有高、低电平两种状态外，还有第三种状态——高阻态。其电路符号，如图5.2所示。 5.1.2 三态门及总线缓冲器设计 1．8位单向总线缓冲器 在微机的总线驱动中经常用到单向总线缓冲器，用于驱动地址总线和控制总线。其电路符号，如图5.3所示。 5.1.2 三态门及总线缓冲器设计 2．双向总线缓冲器 双向总线缓冲器用于数据总线的驱动和缓冲，两个数据端口均为双向端口（INPUT），除了具有一个选通使能端EN外还有一个方向控制端DIR。其电路符号，如图5.4所示。 5.1.3 编码器、译码器设计 在数字电路中，需要建立起特定的信息与二进制码间的联系。输入为特定信息，输出为相应的二进制码，这就是编码器。输入为二进制码，输出为对应的特定信息，这就是译码器。 5.1.3 编码器、译码器设计 1．8线-3线优先编码器 8线-3线优先编码器是最常见的一种编码器，它将输入的某一个有效信号转化为3位二进制码，为了应对同时出现多个输入信号都有效的情况，确定每个输入信号的等级，进行优先编码。电路符号如图5.5所示。 5.1.3 编码器、译码器设计 2．3线-8线译码器 译码是编码的逆过程，输入为N位二进制码，输出的 个信号中有且只有一个有效，每个输入的二进制码与输出信号是一一对应的关系。3线-8线译码器输入3位二进制码，确定8个输出信号中的一个有效，其电路符号，如图5.6所示。 5.1.4 多路数据选择器和多路数据分配器设计 多路数据选择器和多路数据分配器都属于通道选择电路，多路数据选择器是把从多个输入支路中的一路作为输出;多路数据分配器则是把一路输入分配到多路输出中的一路中。路径的选择都由数据选择控制端决定。 5.1.4 多路数据选择器和多路数据分配器设计 1．4选1数据选择器 4选1数据选择器是多路数据选择器中最常见的一种。有四路输入，一路输出，输出信号从四路输入中选取一路。电路符号，如图5.7所示。 5.1.4 多路数据选择器和多路数据分配器设计 2．1对4数据分配器 4对1数据分配器是4选1数据选择器的逆过程。有一路输入，四路输出，输入信号从四路输出中选取一路通