第6章_CMOS集成电路的IO设计汇编.ppt

输出缓冲器 输出驱动 驱动大负载时，输出信号需经过输出缓冲电路以提高其驱动能力； 对输出驱动的要求： 提供足够大的驱动电流； 使缓冲器的总延迟时间最小； CMOS输出缓冲 在CMOS IC中，常用多级反相器构成的反相器 链作为输出缓冲电路。 Vin Cin Co1 CG2 Co2 CG3 CL Vout 采用反相器级联，且使反相器尺寸逐级增大； 通过设计适当的级数及比例，以使总延迟时间最小； 级联反相器的优化设计 按固定的比例因子逐级增大器件尺寸； 这样，每级反相器有近似相等的延迟时间，对减小缓冲器的总延迟时间有利； 要使总的延迟时间最小，则反相器链的级数应有一最佳； 结论1： 　　 采用 级反相器链作为输出驱动，各级反相器尺寸逐级增大e倍时，可使驱动器总的延迟时间最小，为　 结论2： 结论1是只从速度优化考虑的，实际缓冲器的设计不能简单套用其结果，而要从速度、功耗和面积多方面综合考虑。 　　 输出缓冲器 ESD保护电路 静电放电（ESD） 当存储在人体或机器上的电荷与芯片接触，与 栅上积累的静电荷发生静电感应而放电时，因产生 瞬时的过大电流，而导致芯片永久损坏的现象，称 为静电放电； 是MOS集成电路设计中必须考虑的一个可靠性 问题。 不同的ESD检测电路模型 (a)人体模型(HBM) (b)机器模型(MM)　　 (c)用于ESD测试的充电器件模型(CDM) ESD保护网络模型 保护网络一般由分布电阻 和二极管组成； 一般：二极管使信号电平钳位到一定的电压范围： 　　 在输入端增加输入保护电路，一方面是为栅上积 累的静电荷提供放电通路；另一方面是电压钳位，防 止过大的电压加到MOS 器件上。 双二极管保护电路 　　CMOS IC中的输入缓冲常采用双二极管保护电路，即用一个电阻和两个反偏的二极管构成保护网络，对NMOS和PMOS都有保护作用。 MP5 MN5 VDD GND VOUT Vin D1 D2 R 压点 二极管D1是和PMOS管源、漏区同时形成的，是 结构；二极管D2是和NMOS管源、漏区同时形成的，是 结构。 双二极管保护电路工作原理 MP5 MN5 VDD GND VOUT Vin D1 D2 R 压点 工作原理： 当输入电压过高，压点相对地出现正脉冲时，反偏的二极管D1击穿，击穿产生的大电流在电阻上产生很大的压降，使栅上的电压降低； 即，导通的二极管和电阻在输入和电源之间形成ESD电流的放电通路；只要二极管的击穿电压低于栅氧化层的击穿电压，就可以起到保护作用。 而当压点相对地出出负脉冲时，反偏的二极管D2击穿导通，和电阻在输入和地之间形成ESD电流的放电通路，从而起到保护作用。 一般：这两个二极管可使输入MOS管的栅极电 压钳位到一定的电压范围： 双二极管保护电路工作原理 ESD保护电路的MOS管尺寸较大，宽长比一般在200以上，故ESD保护电路要占用较大的面积。 随着集成度的提高，如何减小ESD保护电路的面积也是集成电路设计面临的一个新挑战，而采用双极晶体管实现保护电路是一种很好的选择，如对深亚微米CMOS IC，采用和CMOS工艺兼容的垂直双极晶体管(V-BIP)可以实现低成本、小面积、高驱动电流和低钳位电压的ESD保护电路。 输入端ESD保护 电源的ESD保护电路 电源的ESD保护电路 输出端ESD保护电路 ESD保护电路 三态输出缓冲器 三态输出缓冲器 ★ 整机中的信号通过总线传送；数据总线是连接很多电路输出的公共通路。 ★ 如果各个电路的输出信号同时传送到总线上，则可能破坏电路的正常工作。 ★ 各电路必须按照一定的时序向总线传送信号。 这就要求输出有三态控制。 输出的三种状态 输出高电平状态：有电流流出； 输出低电平状态：有电流流入； 输出高阻态：无电流； 三态输出缓冲器 基本思想 用一个使能控制信号控制电路的输出级，当其有效时，允许电路正常输出高或低电平；当其无效时，输出处于高阻； 逻辑函数： Y= EA + EZ CMOS反相三态输出的基本电路 P1 P2 N2 N1 Y 基本原理： 　　用使能控制信号作为时钟CMOS反相器的控制时钟。 时钟CMOS反相三态输出 TG1 E E A Y CMOS传输门实现三态输出 基本原理： 　　用使能控制信号控制CMOS传输门 特点： 　　电路简单，但输出驱动能力太差。 三态输出缓冲器 预充—求值的总线结构 C