第4章组合与时序逻辑电路设计精讲.ppt

第4章 组合与时序逻辑电路设计 简单组合电路设计方法（可采用结构描述、数据流描述和行为描述） 3、典型组合电路设计 仿真结果 ⑵BCD编解码器设计 BCD码是一种二进制数字编码形式，利用4位二进制单元存储一位十进制的数码，使得二进制与十进制转换得以快速进行。BCD码有多种编码方式，现采用8421码编码。 ⑶BCD加法器设计 一位BCD码加法器仿真结果 ⑷ 74LS138译码器的Verilog描述 【例4.6】74LS138译码器 module ttl74138(a,y,g1,g2a,g2b); input[2:0] a; input g1,g2a,g2b; output reg[7:0] y; always @(*) begin if(g1 ~g2a ~g2b) //只有当g1、g2a、g2b为100时，译码器使能 begin case(a) 3b000:y=8 //译码输出 3b001:y=8 3b010:y=8 3b011:y=8 3b100:y=8 3b101:y=8 3b110:y=8 3b111:y=8 default:y=8 endcase end else y=8 end endmodule ⑸8线—3线优先编码器74LS148的Verilog描述 【例4.7】 module ttl74148(din,ei,gs,eo,dout); input[7:0] din; input ei; output reg gs,eo; output reg[2:0] dout; always @(ei,din) begin if(ei) begin dout=3b111;gs=1b1;eo=1b1; end else if(din==8b111111111) begin dout=3b111;gs=1b1;eo=1b0;end else if(!din[7]) begin dout=3b000;gs=1b0;eo=1b1;end else if(!din[6]) begin dout=3b001;gs=1b0;eo=1b1;end else if(!din[5]) begin dout=3b010;gs=1b0;eo=1b1;end else if(!din[4]) begin dout=3b011;gs=1b0;eo=1b1;end else if(!din[3]) begin dout=3b100;gs=1b0;eo=1b1;end else if(!din[2]) begin dout=3b101;gs=1b0;eo=1b1;end else if(!din[1]) begin dout=3b110;gs=1b0;eo=1b1;end else begin dout=3b111;gs=1b0;eo=1b1;end end endmodule ⑹奇偶校验位生成电路 【例4.8】 module parity(even_bit,odd_bit,a); input[7:0] a; output even_bit,odd_bit; assign even_bit=^a; //是规约运算符,异或 //生成偶校验位 assign odd_bit=~even_bit; //生成奇校验位 endmodule 复杂组合逻辑电路设计方法选择 二、 Verilog基本时序电路设计 时序逻辑电路：电路的任意时刻的输出状态不仅取决于该时刻的输入状态，还与电路的原状态有关。所以时序电路都有记忆功能。 异步复位概述 异步寄存器设计 异步寄存器设计 【例4.13】 带异步清0/异步置1（低电平有效）的一位寄存器 module dff_asyn(q,d,clk,set,reset); input d,clk,set,reset; output reg q; always @(posedge clk ， negedge set ， negedge reset) begin if(~reset) q=1b0; //异步清0，低电平有效 else if(~set) q=1b1; //异步置1，低电平有效 else