描述语句(NEWl).ppt

VHDL的主要描述语句 ;INDEX;VHDL语言客体及分类;VHDL语言客体及分类;VHDL语言标准数据类型;VHDL语言运算符号（一）;优先级顺序;INDEX; 顺序语句是指完全按照程序中书写的顺序执行各语句，并且在结构层次中前面的语句执行结果会直接影响后面各语句的执行结果。顺序描述语句只能出现在进程或子程序中，用来定义进程或子程序的算法。顺序语句可以用来进行算术运算、逻辑运算、信号和变量的赋值、子程序调用等，还可以进行条件控制和迭代。 注意，这里的顺序是从仿真软件的运行和顺应VHDL语法的编程逻辑思路而言的，其相应的硬件逻辑工作方式未必如此。应该注意区分VHDL语言的软件行为与描述综合后的硬件行为的差异。 ;VHDL顺序语句主要包括 ·变量赋值语句（Variable Evaluate） ·信号赋值语句（Signal Evaluate） ·WAIT语句 ·IF 语句· CASE 语句 ·LOOP 语句· NEXT 语句· EXIT 语句 ·RETURN 语句 ·NULL 语句 ·过程调用语句（Procedure Call） ·断言语句（Assert） ·REPORT 语句 ;1. 变量赋值语句 变量赋值语句语法格式为： 变量赋值目标 := 赋值表达式 ;2.信号赋值语句 在VHDL语言中，用符号“=”为信号赋值。 信号赋值语句的规范书写格式如下： 目的信号量 = [TRANSPORT][INERTIAL]信号变量表达式； 其中[TRANSPORT]表示传输延迟，[INERTIAL]表示惯性延迟。要求“=”两边的信号变量类型和位长度应该一致。 例1: s =TRANSPORT t AFTER 10ns; d = INERTIAL 2 AFTER 3ns, 1 AFTER 8ns; 例2：s = a NOR（b AND c）； 3个敏感量a，b，c中任何一个发生变化，该语句都将被执行。; WAIT语句在进程中起到与敏感信号一样重要的作用，敏感信号触发进程的执行，WAIT语句同步进程的执行，同步条件由WAIT语句指明。进程在仿真运行中处于执行或挂起两种状态之一。当进程执行到等待语句时，就将被挂起并设置好再次执行的条件。WAIT语句可以设置4种不同的条件：无限等待、时间到、条件满足以及敏感信号量变化。这几类WAIT语句可以混合使用。现分别介绍如下： ;①. WAIT --无限等待语句 这种形式的WAIT语句在关键字“WAIT”后面不带任何信息，是无限等待的情况。;例[A] PROCESS BEGIN y = a AND b； WAIT ON a，b； END PROCESS； 例[B] PROCESS（a，b） BEGIN y = a AND b； END PROCESS； ; 需要注意的是，在使用WAIT ON语句的进程中，敏感信号量应写在进程中的WAIT ON语句后面；而在不使用WAIT ON语句的进程中，敏感信号量应在开头的关键词PROCESS后面的敏感信号表中列出。VHDL规定，已列出敏感信号表的进程不能使用任何形式的WAIT语句。 ;③. WAIT UNTIL 条件 --条件等待语句 这种形式的WAIT语句使进程暂停，直到预期的条件为真。WAIT UNTIL后面跟的是布尔表达式，在布尔表达式中隐式地建立一个敏感信号量表，当表中任何一个信号量发生变化时，就立即对表达式进行一次测评。如果其结果使表达式返回一个“真”值，则进程脱离挂起状态，继续执行下面的语句。即WAIT UNTIL语句需满足以下条件： ·在条件表达式中所含的信号发生了变化； ·此信号改变后，且满足WAIT UNTIL语句中表达式的条件。这两个条件缺一不可，且必须按照上述顺序来完成。 ;WAIT UNTIL语句有以下三种表达方式： WAIT UNTIL 信号 = VALUE； WAIT UNTIL 信号’EVENT AND信号 = VALUE； WAIT UNTIL 信号’STABLE AND信号 = VALUE； 例如： WAIT UNTIL clock = “1”； WAIT UNTIL rising_edge（clk）； WAIT UNTIL clk =‘1’AND clk’ EVENT； WAIT UNTIL NOT clk’ STABLE AND clk= “1”； ; 例如：WAIT FOR 40 ns； 在该语句