EDA实验报告(FPGA).doc

本科生实验报告 实验课程 可编程ASIC技术及应用 学院名称 信息科学与技术学院 专业名称 信息工程 学生姓名 曲润泽 学生学号 201313010418 指导教师 余小平 实验地点 5721 实验成绩 二〇 一六年 四 月 二〇 一六 年 五 月 多路选择器 实验目的 学会使用VHDL语言并熟悉。 学会MAX+plusII或Quartus II的使用。 学会在软件使用图形和文本输入。 实验工具 MAX+plus II或Quartus II 实验步骤 图形输入 打开Quartus II，新建一个Graphic Editor file，出现图形输入框。 双击鼠标左键，找到所需逻辑器件及输入输出。按照图（一）所示链接线路并保存。 图（一） 新建waveform Editor file，并设置a，b为不同周期的时钟，s随意在不同时刻设置为高低电平并保存，注意与上面的.gdf文件名相同。 运行仿真，得如下仿真图。 文本输入 1、打开Quartus II新建打开VHDL界面，输入程序，并保存名为mux21a.vhdl，程序如下： 2、编译。 3、新建波形文件，将上述描述语言进行波形仿真，如下。 得结构图如下。 半加器 一、实验目的 的使用方法文本设计全过程 练习半加器的设计以及功能仿真。 、实验原理 1. 2.程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY halfadd IS PORT(a,b:IN BIT; so,co:OUT BIT); END halfadd; ARCHITECTURE a OF halfadd IS BEGIN PROCESS(a,b) BEGIN so=NOT(a XOR (NOT b)) AFTER 10ns; co= a AND b AFTER 10ns; END PROCESS; END a 3.真值表 三、实验 新建一个文件夹，取名为h_adder； 输入源程序。打开Quartus II,选择File---New命令。在窗口中Design Files栏中选着文件的语言类型，这里选择VHDL File选项； 文件存盘。选择File---Save As命令，找到已设立的文件夹，存盘文件名应该与实体名一致； 创建工程，打开并建立新工程。选择FileNew Project Wizard命令； 将设立文件夹加入工程 编译。选择Processing---Start compilation命令，启动全程编译，若编译成功者可进行仿真测试； 打开波形编辑器。选择File---New命令，在New窗口中选择Vector Wavefore File选项； 设置仿真区域，并进行文件存盘； 将工程的端口信号节点选入波形编辑器中。选择View---Utility Windows---Node Finder命令Filter下拉列表框中选择“Pins:all”，单击List按钮。将节点拖到波形编辑器中窗口； 设置激励信号波形，进行波形文件存盘； 启动仿真器。选择Processing---Start Simulation命令，启动仿真； 观察仿真结果； 综合所生成的电路图。选择Tools---Netlist Viewers命令，在出现的下拉菜单中有3个选项，选择RTL Viewer。 四、实验结果 时序仿真 五、实验心得 全加器 一、实验目的 全加器的工作原理逻辑功能； 设计过程 初步掌握该实验的软件仿真过程 二、实验原理 1. 2.程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY fulladd IS PORT(i1,i2,c_in:IN BIT; fs,c_out:OUT BIT); END fulladd ; ARCH