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4.6 CMOS组合逻辑 静态CMOS逻辑 CMOS、NMOS标准结构 伪nMOS逻辑 级联电压开关逻辑(CVSL) CMOS传输门逻辑 动态CMOS逻辑 钟控CMOS逻辑（C2MOS） 预充电—放电逻辑（动态CMOS） 多米诺逻辑 4.7 时序逻辑 4.7.1 记忆元件 1. 静态记忆元件 静态记忆元件 静态记忆元件 2. 动态记忆元件 静态与动态记忆元件比较 4.7.2 移位寄存器和寄存器 静态主从式移位寄存器 动态移位寄存器 动态移位寄存器DFF1 C2MOS移位寄存器 精简的DFF 时钟驱动电路的问题 1. 静态主从式移位寄存器 静态主从式移位寄存器 2. 动态移位寄存器 动态移位寄存器 动态移位寄存器 动态移位寄存器 动态移位寄存器 动态移位寄存器 动态移位寄存器 3. 动态移位寄存器DFF1 动态移位寄存器DFF1 4. C2MOS移位寄存器 C2MOS移位寄存器 DFF2 DFF1与DFF2 DFF1与DFF2 DFF1与DFF2 5. 精简的DFF 精简的DFF 两类移位寄存器比较 时钟驱动电路的问题 4.7.3 半静态锁存器(Latch)和DFF 锁存原理 NMOS半静态锁存器 CMOS半静态锁存器:单时钟CMOS电路 半静态锁存器:双时钟CMOS电路 1. 锁存原理 锁存原理 锁存原理——正反馈 锁存机理:信息获取 锁存机理:存储单元信息读写 锁存机理:环路控制型 2. 半静态锁存器: NMOS电路 CMOS半静态锁存器:单时钟CMOS电路 半静态锁存器:双时钟CMOS电路 半静态锁存器 半静态锁存器 4.7.4 动态锁存器 反馈与锁存 刷新与锁存 动态锁存器 动态触发器各种变形 1. 反馈与锁存 2. 刷新与锁存 传输门与反相器交替级联动态移位寄存器 传输门与反相器交替级联动态移位寄存器 3. 动态锁存器 动态锁存器 4. 动态触发器各种变形 动态触发器控制信号的简化 信号合并 与半静态锁存器比较 4.7.5 静态触发器 单时钟静态DFF 半静态触发器 单时钟静态DFF 直接置位复位功能的DFF 直接置位复位功能的DFF 4.7.6 半静、动态触发器 1. 具有置位、复位功能的半静态触发器 2. 链式半动态锁存器 工作原理 工作原理 链式锁存器与动态移位寄存器 NMOS工艺链式锁存器 4.7.7 RS网络 RS网络 RS网络 RS网络 RS网络 4.7.8 单相动态边沿触发寄存器 单相动态边沿触发寄存器 工作原理 工作原理 工作原理 工作原理 4.7.9 流水线逻辑结构 流水线逻辑结构中的时钟竞争问题 1. C2MOS逻辑 2. 单相时钟逻辑结构（NORA） NORA技术 NORA技术 NORA技术 NORA技术设计 4.7.10 真单相时钟电路—TSPC 真单相时钟电路—TSPC 真单相时钟电路—TSPC 真单相时钟电路—TSPC 真单相时钟电路—TSPC TPSC—1电路 TPSC—1电路 TPSC—1电路 TPSC—1电路 TPSC—2电路 4.7.11 通用处理系统 通用处理系统 当Φ=0时，全部跨接的P管导通，全部由Φ相时钟控制的CMOS传输门也导通，形成另一类两级反相器的闭环，提供了双稳态锁存功能。这时，全部跨接的N管负载截止，而且由Φ控制的CMOS传输门也不通。整个寄存器链是断的，只有局部的闭环，锁存着原先已在动态移位寄存器内的数据。 动态移位寄存器是以电容存储为基础的。随着双相时钟交替地作用，数据就逐级传递。数据是以动态方式存储的。时钟一停，或者时钟暂时停在“1”或“0”电平上，移位寄存器就不移动了，那么原先存放在电容节点上的数据就会很快地消失。 而链式锁存器提供了锁存能力，无论时钟停留在“1”电平还是“0”电平，都有一系列闭环以双稳态方式锁存信息。故这类电路允许在任何时刻中断时钟，而仍然保持原有的数据。不过这种电路也有缺点： 跨接传输管有电平蜕化。比如，N管对传“1”电平不甚理想，而P管对传输“0”电平不理想。电平蜕化后，降低了噪声容限和充放电速度。 由于是CMOS，管子较多。 所以，有人想用NMOS工艺来设计链式锁存器。在NMOS动态移位寄存器上附加了一系列时钟控制的反馈通路。如图所示。 当Φ1=1，Φ2=0时，数据D进入第一级，存在Cg1内。..当Φ1=0，Φ2=1时，所存数据经反馈通路形成锁存，并传送到下一级，即Cg2中。..再次当Φ1=1，Φ2=0时，数据就锁存在第二个闭环中，以此类推。 所以，在这个电路中，无论时钟停留在Φ1=1或Φ2=1，信息仍能锁存。然而，注意这个电路有一个缺点，即反向传输也是可以的，在级间有电荷共享问题。为此，设计时应加强主方向的驱动能力。 只要时钟Φ起作用，R、S信