9组合逻辑电路——加法器和数值比较器.ppt

4.3.4 加法器 ◆加法器是计算机系统中最常用的算术运算单元，它是计算机CPU中算术运算器的基本单元。 ◆其他算术运算如减、乘、除等都可以由加法运算演变而来。 ◆加法器一次能计算的数据的长度就是加法器的长度，常用的8、16、32位等，当然最简单的是1位的加法器。 半加器 全加器 4.3.5 数值比较器 一、1位数值比较器 1位数值比较器真值表 四位数值比较器的真值表： 根据比较规则，可得四位数值比较器逻辑式： 4位数码比较器CC14585 4.4 组合逻辑电路中的竞争-冒险现象 　例1：与门的竞争-冒险 例2：2—4线译码器 例1：消除竞争-冒险的电路 波形关系 例2：消除竞争-冒险的电路 添项 本章小结 对集成电路的要求 1) 引入封锁脉冲—在输入信号发生竞争期间，封 锁门的输出；封锁脉冲必须与输入信号的转换 同步。 2) 引入选通脉冲—等电路达到新稳态后，再输 出。 前封 中选 3) 接入滤波电容—吸收和削弱窄脉冲。 后滤 4) 修改逻辑设计，增加冗余项。 添项 4.4.3 消除竞争-冒险现象的方法 1 A 2 4 1 B 1 3 前封 中选 ?t Cf Cf (几十至几百皮法) 后滤 t B t A t t t ?t t 封锁脉冲 选通脉冲 A 1 B 2 3 C 1 “1” “1” 中选 前封 F Cf 后滤 A 1 1 B 2 3 C 4 “1” “1” F 当 ，F=A+ =1时，有竞争-冒险的 可能; 为消除之，可以添加冗余项 BC: 添项： （封3号门） * 第9讲 加法器和数值比较器 0 1 1 0 0 0 0 0 1 0 1 1 0 1 0 1 CO S B A S=A?B CO=A?B ◆A、B为两个1位数，不考虑来自低位的进位，A、B相加的结果为S，产生的进位为CO，称半加。 一、1位加法器 1 0 1 1 0 0 1 0 1 0 0 1 1 0 0 0 0 0 0 0 1 1 1 1 CI 1 0 1 0 0 1 0 0 1 1 1 1 1 0 0 1 CO S B A S=A?B?CI CO=AB+ACI+BCI = CI( A+B )+AB 若不化为最简： CO= CI( A?B )+AB ◆如果将两个对应位的加数和来自低位的进位相加，则为全加。 由半加器构成全加器 半加器 半加器 ?1 A B CI S CO s s c c 全加器: 半加器: A? B A? B CI?(A? B) S=A?B?CI CO=AB+ACI+BCI= CI( A?B )+AB S=A?B CO=A?B A?B?CI CI( A?B )+AB 管 脚 图 SN74LS183 1 1A 1B 1CI 1CO 1S GND 2 3 4 5 6 7 NC 2CI 2CO 2S 2A 2B Vcc 14 13 12 11 10 9 8 NC 输入 输入 输出 甩空 甩空 输入 输出 输出 双全加器74LS183： CI CO CI CO CI CO CI CO C-1 0 C0 C1 C2 C3 S0 S1 S2 S3 A0 B0 A1 B1 A2 B2 A3 B3 二、 多位加法器 若有多位数相加,则可采用并行相加串行进位的方式来完成。例如，有两个4位二进制数A3A2A1A0和B3B2B1B0相加，可以用4个全加器来构成，其原理图如下图所示。 低位的进位输出端接高位的进位输入端，因此，任一位的加法运算必须在低位的运算完成之后才能进行，这种进位方式称为串行进位。 1.串行进位加法器 串行进位的特点是电路简单，缺点是运算速度慢。 全加器的输出： 2.超前进位加法器 为了提高运算速度，必须设法减少或消除由于进位信号逐级传递所消耗的时间。 定义两个中间变量Gi 和 Pi ： 高位的进位输入信号是否有可能只由加数和被加数来判断，而与低位的进位无关？ 这两个函数都与进位信号无关。 由上式可得各进位位的分步式： CO0=G0+P0CI0 CO1= G1+P1CI1 =G1+P1G0+P1P0CI0 CO2=G2+P2G1+P2P1G0+P2P1P0CI0 CO3=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0CI0