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74138集成译码器Verilog HDL建模 74138集成译码器Verilog HDL建模 74151的Verilog HDL 建模 module CT74151(C,B,A,EN,D7,D6,D5,D4,D3,D2,D1,D0,Y,W); input C,B,A,EN,D7,D6,D5,D4,D3,D2,D1,D0; output Y,W; reg Y; always begin if (EN == 0) begin case ({C,B,A}) b000 : Y = D0; b001 : Y = D1; b010 : Y = D2; b011 : Y = D3; b100 : Y = D4; b101 : Y = D5; b110 : Y = D6; b111 : Y = D7; endcase end else Y = 0; end assign W = ~Y; endmodule 4 位数值比较器74LS85的Veirlog HDL建模 module CT7485(A3,A2,A1,A0,B3,B2,B1,B0, ALBI,AEBI,AGBI,ALBO,AEBO,AGBO); input A3,A2,A1,A0,B3,B2,B1,B0； input ALBI,AEBI,AGBI; output ALBO,AEBO,AGBO; reg ALBO,AEBO,AGBO; wire[3:0] A_SIGNAL,B_SIGNAL; assign A_SIGNAL = {A3,A2,A1,A0}; assign B_SIGNAL = {B3,B2,B1,B0}; 4 位数值比较器74LS85的Veirlog HDL建模（续） always @(A_SIGNAL or B_SIGNAL or ALBI or AEBI or AGBI) begin if (A_SIGNAL B_SIGNAL) begin ALBO = 0; AEBO = 0; AGBO = 1; end else if (A_SIGNAL B_SIGNAL) begin ALBO = 1; AEBO = 0; AGBO = 0; end else if (A_SIGNAL == B_SIGNAL) begin ALBO = ALBI; AEBO = AEBI; AGBO = AGBI; end end endmodule 一位全加器的Verilog HDL建模——门级描述 module addbit (Ai, Bi, Ci_1, Si, Ci); input Ai, Bi, Ci_1; output Si, Ci; wire Ai, Bi, Ci_1, Si, Ci, n1, n2, n3; xor (n1, Ai, Bi,); xor (Si, n1, Ci_1); and (n2, Ai, Bi); and (n3, n1, Ci_1); or (Ci, n2, n3); endmodule 一位全加器的Verilog HDL建模——数据流描述 module addbit(Ai,Bi,Ci_1,Si,Ci); input Ai,Bi,Ci_1; output Si,Ci; assign Si = (~Ai~BiCi_1)|(~AiBi~Ci_1)|(Ai~Bi~Ci_1)|(AiBiCi_1); assign Ci = (~AiBiCi_1)|(Ai~BiCi_1)|(AiBi~Ci_1)||(AiBiCi_1); endmodule 一位全加器的Verilog HDL建模——行为级描述 module addbit (Ai,Bi,Ci_1,Si,Ci); input Ai,Bi,Ci_1; output Si,Ci; assign {Ci,Si} = Ai + Bi + Ci_1; endmodule 逻辑表达式（用与或非门实现） 采用包围0的方法进行化简得 ： 逻辑图 共用了12个逻辑门! 4.4
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