CPLD.ppt

3.2.5 GAL 图3-23 反馈输入结构 图3-24输出反馈结构 3简单模式 3.2.5 GAL 图3-25 简单模式输出结构 PLD的结构类型（总结） （1）与固定、或编程：PROM （2）与或全编程：PLA （3）与编程、或固定：PAL、GAL、CPLD、FPGA PLD基本结构大致相同，根据与或阵列是否可编程分为三类： 复杂可编程逻辑器件（CPLD）的基本原理 现在一般把所有超过某一集成度（如1000门以上）的PLD器件都称为CPLD。 CPLD由可编程逻辑的功能块围绕一个可编程互连矩阵构成。由固定长度的金属线实现逻辑单元之间的互连，并增加了I/O控制模块的数量和功能。可以把CPLD的基本结构看成由可编程逻辑阵列（LAB）、可编程I/O控制模块和可编程内部连线（PIA）等三部分组成。 与PAL、GAL相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元； 每个块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。 CPLD器件内部含有多个逻辑单元块，每个逻辑单元块都相当于一个GAL器件; 3.3 CPLD结构与工作原理 (1) 逻辑阵列块(LAB) 图3-27- MAX7128S的结构 全局总线 可编程连线阵 Global Clock Global Clear 16个扩展乘积项 去 I/O 控制块 7000 有两个全局时钟 乘积项 选择 矩阵 VCC D ENA PRn CLRn Q 清零 信号 Clock使能控制端 可旁路寄存器 共享逻辑 的扩展 来自其他逻辑 单元的并行扩展 去 PIA 可编程寄存器 （二）宏单元（MacroCell） 宏单元模块组成: 与逻辑阵列 乘积项选择矩阵 可编程寄存器 “与逻辑阵列”实现组合逻辑函数中的乘积项。每个宏单元提供5个乘积项。它与GAL的宏单元相比，信号中增加了16根扩展乘积项，大大增强了实现组合函数的能力。 “乘积项选择矩阵”用于分配乘积项： 1.到或门和异或门实现组合函数 2.到宏单元触发器的辅助输入端： 清除端（Clear） 置位端（Preset） 时钟端（Clock） “可编程寄存器”使CPLD宏单元中的触发器比 GAL的功能更强、更灵活： 1.可编程实现D、T、JK或RS触发器 2.可编程时钟控制方式 3.可编程异步、同步时序电路 （三）扩展乘积项 EPM7128S结构中提供的扩展乘积项有两种： 共享扩展乘积项 并联扩展乘积项 1.共享扩展乘积项： 功能：大多数逻辑函数由5个乘积 项之和就可以实现。这样用一个宏 单元即可。对于复杂的逻辑函数， 需要附加乘积项能实现。 共享扩展乘积项是由每个宏单元 提供一个未投入使用的乘积项。 每个LAB有16个宏单元，因此有 16个共享扩展乘积项。 共享扩展项为同一LAB内 的任意或全部宏单元共享。 没有被使用的逻辑项 不需要并联扩展时，通过选择分配器切换。 并联扩展乘积项是一些宏单元没有使用的乘积项可以分配到邻近单元使用。 使有的宏单元最多可达20个乘积项，而这其中5个乘积项由本宏单元提供， 其他15个并联扩展乘积项是由邻近的宏单元提供的。 并联扩展乘积项的传送通道 (4) 可编程连线阵列(PIA) 通过EEPROM单元控 制与门的一个输入端，以选择驱动LIB的PIA信号。 PIA信号来源: 专用输入引脚 I/O引脚 宏单元的输出 不同的LAB通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。 编程单元：它控制两输入端的与门是否传送对应的PIA信号去LAB，实现软开关作用 图3-30 PIA信号布线到LAB的方式 (5)I/O控制块 三态门有多种使能信号，使三态控制更灵活。 这些信号包括：Vcc，GND，I/O信号，宏单 元信号输出，及专用输入信号。 三态 缓冲器 使能信号选择矩阵 1.输入方式 2.输出方式 3.双向工作方式 接地输出为高阻，输入方式， 反之为输出 * * 须解释F=1的道理 * * 补：“二 PAL的应用” 见原稿 * * 需修改 第3章 FPGA／CPLD结构与应用 相关专业名词 EDA：Electronic Design Automation 电子设计自动化 CPLD：Complex Programmable Logic Device 复杂可编程逻辑器件 FPGA：Field Programmable Gate Array 现场可编程门阵列 VHDL：Very High Speed Integrated Circuit Hardware Description Language 超高速集成电路硬件描述语言 ASIC：Applicat